Tải bản đầy đủ

Thiết kế khối điều khiển LCD

ĐỒ ÁN THIẾT KẾ HỆ THỐNG SỐ
Đề tài: Thiết kế khối điều khiển LCD


I.
Giới thiệu về FPGA
II.
Thiết kế bộ điều khiển LCD sử dụng kit FPGA
I.
Giới thiệu về FPGA.
1. Giới thiệu về ngôn ngữ lập trình VHDL

VHDL được phát triển để giải quyết các khó khăn trong việc phát triển, thay
đổi và lập tài liệu cho các hệ thống số. VHDL là một ngôn ngữ độc lập không gắn với
bất kỳ một phương pháp thiết kế, một bộ mô tả hay công nghệ phần cứng nào. Người
thiết kế có thể tự do lựa chọn công nghệ, phương pháp thiết kế trong khi chỉ sử dụng
một ngôn ngữ duy nhất. Và khi đem so sánh với các ngôn ngữ mô phỏng phần cứng
khác ta thấy VHDL có một số ưu điểm hơn hẳn là:













Thứ nhất là tính công cộng: VHDL được phát triển dưới sự bảo trợ của
chính phủ Mỹ và hiện nay là một tiêu chuẩn của IEEE. VHDL được sự
hỗ trợ của nhiều nhà sản xuất thiết bị cũng như nhiều nhà cung cấp công
cụ thiết kế mô phỏng hệ thống.
Thứ hai là khả năng được hỗ trợ bởi nhiều công nghệ và nhiều phương
pháp thiết kế: VHDL cho phép thiết kế bằng nhiều phương pháp ví dụ
phương pháp thiết kế từ trên xuống, hay từ dưới lên dựa vào các thư
viện sẵn có. VHDL cũng hỗ trợ cho nhiều loại công cụ xây dựng mạch
như sử dụng công nghệ đồng bộ hay không đồng bộ, sử dụng ma trận
lập trình được hay sử dụng mảng ngẫu nhiên.
Thứ ba là tính độc lập với công nghệ: VHDL hoàn toàn độc lập với
công nghệ chế tạo phần cứng. Một mô tả hệ thống dùng VHDL thiết kế
ở mức cổng có thể được chuyển thành các bản tổng hợp mạch khác
nhau tuỳ thuộc công nghệ chế tạo phần cứng mới ra đời nó có thể được
áp dụng ngay cho các hệ thống đã thiết kế.
Thứ tư là khả năng mô tả mở rộng: VHDL cho phép mô tả hoạt động
của phần cứng từ mức hệ thống số cho đến mức cổng. VHDL có khả
năng mô tả hoạt động của hệ thống trên nhiều mức nhưng chỉ sử dụng
một cú pháp chặt chẽ thống nhất cho mọi mức. Như thế ta có thể mô
phỏng một bản thiết kế bao gồm cả các hệ con được mô tả chi tiết.
Thứ năm là khả năng trao đổi kết quả: Vì VHDL là một tiêu chuẩn
được chấp nhận, nên một mô hình VHDL có thể chạy trên mọi bộ mô tả
đáp ứng được tiêu chuẩn VHDL. Các kết quả mô tả hệ thống có thể
được trao đổi giữa các nhà thiết kế sử dụng công cụ thiết kế khác nhau
nhưng cùng tuân theo tiêu chuẩn VHDL. Cũng như một nhóm thiết kế
có thể trao đổi mô tả mức cao của các hệ thống con trong một hệ thống
lớn (trong đó các hệ con đó được thiết kế độc lập).
Thứ sáu là khả năng hỗ trợ thiết kế mức lớn và khả năng sử dụng lại
các thiết kế: VHDL được phát triển như một ngôn ngữ lập trình bậc cao,
vì vậy nó có thể được sử dụng để thiết kế một hệ thống lớn với sự tham
gia của một nhóm nhiều người. Bên trong ngôn ngữ VHDL có nhiều


tính năng hỗ trợ việc quản lý, thử nghiệm và chia sẻ thiết kế. Và nó
cũng cho phép dùng lại các phần đã có sẵn.
2. Tổng quan về FPGA
FPGA (Field Programable Gate Arrays) là một thiết bị bán dẫn bao gồm các khối
logic lập trình được gọi là "Logic Block", và các kết nối khả trình. Các khối logic có
thể được lập trình để thực hiện các chức năng của các khối logic cơ bản như AND,
XOR, hoặc các chức năng kết hợp phức tạp hơn như decoder hoặc các phép tính toán
học. Trong hầu hết các kiến trúc FPGA, các khối logic cũng bao gồm cả các phần tử
nhớ. Đó có thể là các Flip-Flop hoặc những bộ nhớ hoàn chỉnh hơn.
Các kết nối khả trình cho phép các khối logic có thể nối với nhau theo thiếtkế của
người xây dựng hệ thống, giống như một bảng mạch khả trình. Một kiến trúc khác
tương tự nhưng đơn giản hơn FPGA, là CPLD ( Complex Programable Logic
Device ). Thực chất đây là tiền thân của FPGA. Năm 1984, Ross Freeman, một đồng
sáng lập của Xilinx đã phát minh ra FPGA. FPGA và CPLC đều bao gồm một số
lượng khá lớn các phần tử logic khả trình. Mật độ cổng logic (Logic Gate) của CPLD
nằm trong khoản từ vài nghìn cho đến 10 nghìn cổng. Trong khi đó FPGA thông
thường chứa từ 10 nghìn cho đến vài triệu cổng.

Hình 1.1. Kiến trúc của FPGA

FPGA được ứng dụng điển hình trong các lĩnh vực yêu cầu tốc độ đáp ứng cao
như: xử lý tín hiệu số,xử lý ảnh, thị giác máy, nhận dạng giọng nói, mã hóa, mô
phỏng(emulation)...FPGA đặc biệt mạnh trong các lĩnh vực hoặc ứng dụng mà kiến
trúc của nó yêu cầu một lượng rất lớn xử lý song song, đặc biết là mã hóa và giải mã.
FPGA cũng được sử dụng trong những ứng dụng cần thực thi các thuật toán như FFT,


nhân chập (convolution), thay thế cho vi xử lý, hay có mặt trong rất nhiều các hệ
thống nhúng, các hệ thống viễn thông.
Hiện nay công nghệ FPGA đang được sản xuất và hỗ trợ phần mềm bởi các hãng
như :Xilinx, Altera, Actel, Atmel... Trong đó Xilinx và Altera là hai hãng hàng đầu.

3. KIT FPGA SPARTAN 3AN

Hình ảnh Kit FPGA Spartan 3AN
Kit FPGA Spartan 3AN gồm các thành phần sau:














Xilinx XC3S500E Spartan-3E FPGA.
Xilinx 4 Mbit Platform Flash configuration PROM.
Xilinx 64-macrocell XC2C64A CoolRunner CPLD
64 MByte (512 Mbit) of DDR SDRAM, x16 data interface, 100+ MHz
16 MByte (128 Mbit) of parallel NOR Flash (Intel StrataFlash)
2-line, 16-character LCD screen
PS/2 mouse or keyboard port
VGA display port
10/100 Ethernet PHY (requires Ethernet MAC in FPGA)
Two 9-pin RS-232 ports (DTE- and DCE-style)
On-board USB-based FPGA/CPLDdownload/debug interface
50 MHz clock oscillator
SHA-1 1-wire serial EEPROM for bitstream copy protection












II.

Hirose FX2 expansion connector
Three Digilent 6-pin expansion connectors
Four-output, SPI-based Digital-to-Analog Converter (DAC)
Two-input, SPI-based Analog-to-DigitalConverter (ADC) with programmablegain
Pre-amplifier
ChipScope™ SoftTouch debugging port
Rotary-encoder with push-button shaft
Eight discrete LEDs
Four slide switches.

Thiết kế bộ điều khiển LCD sử dụng kit FPGA Spartan 3AN


1. Giới thiệu về LCD

Ngày nay, thiết bị hiển thị LCD (Liquid Crystal Display) được sử dụng trong rất
nhiều ứng dụng. LCD có rất nhiều ưu điểm so với các dạng hiển thị khác:
Nó có khả năng hiển thị kí tự đa dạng, trực quan (chữ, số và kí tự đồ họa)
Dễ dàng đưa vào mạch ứng dụng theo nhiều giao thức giao tiếp khác nhau.
Tốn rất ít tài nguyên hệ thống.
Giá thành rẻ …






Khi sản xuất LCD, nhà sản xuất đã tích hợp chíp điều khiển (HD44780) bên trong
lớp vỏ và chỉ đưa các chân giao tiếp cần thiết. Các chân này được đánh số thứ tự và
đặt tên như hình sau:

a) Chức năng các chân như sau:

Chân

Ký hiệu

1

Vss

2

Vdd

3

Vee

Mô tả
Chân nối đất cho LCD, khi thiết kế mạch ta nối
chân này với GND của mạch điều khiển
Chân cấp nguồn cho LCD, khi thiết kế mạch ta nối
chân này với VCC=5V của mạch điều khiển
Điều chỉnh độ tương phản của LCD


Chân chọn thanh ghi (Register select). Nối chân RS
với logic “0” (GND) hoặc logic “1” (VCC) để chọn
thanh ghi.
+ Logic “0”: Bus DB0-DB7 sẽ nối với thanh ghi
lệnh IR của LCD (ở chế độ “ghi” - write) hoặc nối
với bộ đếm địa chỉ của LCD (ở chế độ “đọc” - read)
+ Logic “1”: Bus DB0-DB7 sẽ nối với thanh ghi dữ
liệu DR bên trong LCD.
Chân chọn chế độ đọc/ghi (Read/Write). Nối chân
R/W với logic “0” để LCD hoạt động ở chế độ ghi,
hoặc nối với logic “1” để LCD ở chế độ đọc.
Chân cho phép (Enable). Sau khi các tín hiệu được
đặt lên bus DB0-DB7, các lệnh chỉ được chấp nhận
khi có 1 xung cho phép của chân E.
+ Ở chế độ ghi: Dữ liệu ở bus sẽ được LCD chuyển
vào(chấp nhận) thanh ghi bên trong nó khi phát hiện
một xung (high-to-low transition) của tín hiệu chân
E.
+ Ở chế độ đọc: Dữ liệu sẽ được LCD xuất ra DB0DB7 khi phát hiện cạnh lên (low-to-high transition)
ở chân E và được LCD giữ ở bus đến khi nào chân
E xuống mức thấp.
Tám đường của bus dữ liệu dùng để trao đổi thông
tin với MPU. Có 2 chế độ sử dụng 8 đường bus
này :
+ Chế độ 8 bit : Dữ liệu được truyền trên cả 8
đường, với bit MSB là bit DB7.
+ Chế độ 4 bit : Dữ liệu được truyền trên 4 đường
từ DB4 tới DB7, bit MSB là DB7

4

RS

5

R/W

6

E

7 – 14

DB0 – DB7

15

-

Nguồn dương cho đèn nền

16

-

GND cho đèn nền

* Ghi chú : Ở chế độ “đọc”, nghĩa là MPU sẽ đọc thông tin từ LCD thông qua các
chân DBx. Còn khi ở chế độ “ghi”, nghĩa là MPU xuất thông tin điều khiển cho LCD
thông qua các chân DBx.
b) Sơ đồ khối của HD44780:




Chíp HD44780 có 2 thanh ghi 8 bit quan trọng : Thanh ghi lệnh IR (Instructor
Register) và thanh ghi dữ liệu DR (Data Register).
o Thanh ghi IR : Để điều khiển LCD, người dùng phải “ra lệnh” thông qua
tám đường bus DB0-DB7. Mỗi lệnh được nhà sản xuất LCD đánh địa chỉ rõ
ràng. Người dùng chỉ việc cung cấp địa chỉ lệnh bằng cách nạp vào thanh
ghi IR. Nghĩa là, khi ta nạp vào thanh ghi IR một chuỗi 8 bit, chíp
HD44780 sẽ tra bảng mã lệnh tại địa chỉ mà IR cung cấp và thực hiện lệnh
đó.


Thanh ghi DR : Thanh ghi DR dùng để chứa dữ liệu 8 bit để ghi vào vùng
RAM DDRAM hoặc CGRAM
(ở chế độ ghi) hoặc dùng để chứa dữ liệu từ 2 vùng RAM này gởi ra cho
MPU (ở chế độ đọc). Nghĩa là, khi MPU ghi thông tin vào DR, mạch nội
bên trong chíp sẽ tự động ghi thông tin này vào DDRAM hoặc CGRAM.
Hoặc khi thông tin về địa chỉ được ghi vào IR, dữ liệu ở địa chỉ này trong
vùng RAM nội của HD44780 sẽ được chuyển ra DR để truyền cho MPU.
• Cờ báo bận BF (Busy Flag): Khi thực hiện các hoạt động bên trong chíp, mạch nội
bên trong cần một khoảng thời gian để hoàn tất. Khi đang thực thi các hoạt động
bên trong chip như thế, LCD bỏ qua mọi giao tiếp với bên ngoài và bật cờ
BF (thông qua chân DB7 khi có thiết lập RS=0, R/W=1) lên để báo cho MPU biết
nó đang “bận”. Dĩ nhiên, khi xong việc, nó sẽ đặt cờ BF lại mức 0.
• Bộ đếm địa chỉ AC (Address Counter): Như trong sơ đồ khối, thanh ghi IR không
trực tiếp kết nối với vùng RAM (DDRAM và CGRAM) mà thông qua bộ đếm địa
chỉ AC. Bộ đếm này lại nối với 2 vùng RAM theo kiểu rẽ nhánh. Khi một địa
chỉ lệnh được nạp vào thanh ghi IR, thông tin được nối trực tiếp cho 2 vùng RAM
nhưng việc chọn lựa vùng RAM tương tác đã được bao hàm trong mã lệnh. Sau
khi ghi vào (đọc từ) RAM, bộ đếm AC tự động tăng lên (giảm đi) 1 đơn vị và nội
dung của AC được xuất ra cho MPU thông qua DB0-DB6 khi có thiết lập RS=0
và R/W=1.
o

Giản đồ xung cập nhật AC


Vùng RAM hiển thị DDRAM (Display Data RAM): Đây là vùng RAM dùng để
hiển thị, nghĩa là ứng với một địa chỉ của RAM là một ô kí tự trên màn hình và khi
bạn ghi vào vùng RAM này một mã 8 bit, LCD sẽ hiển thị tại vị trí tương ứng trên
màn hình một kí tự có mã 8 bit mà bạn đã cung cấp. Hình sau đây sẽ trình bày rõ
hơn mối liên hệ này:


Mối liên hệ giữa địa chỉ của DDRAM và vị trí hiển thị của LCD
Vùng RAM này có 80x8 bit nhớ, nghĩa là chứa được 80 kí tự mã 8 bit. Những
vùng RAM còn lại không dùng cho hiển thị có thể dùng như vùng RAM đa mục đích.
Lưu ý là để truy cập vào DDRAM, ta phải cung cấp địa chỉ cho AC theo mã HEX.
• Vùng ROM chứa kí tự CGROM (Character Generator ROM): Vùng ROM
này dùng để chứa các mẫu kí tự loại 5x8 hoặc 5x10 điểm ảnh/kí tự, và định địa chỉ
bằng 8 bit. Tuy nhiên, nó chỉ có 208 mẫu kí tự 5x8 và 32 mẫu kí tự kiểu 5x10
(tổng cộng là 240 thay vì 2^8 = 256 mẫu kí tự). Người dùng không thể thay đổi
vùng ROM này.

Mối liên hệ giữa địa chỉ của ROM và dữ liệu tạo mẫu kí tự.


Như vậy, để có thể ghi vào vị trí thứ x trên màn hình một kí tự y nào đó, người
dùng phải ghi vào vùng DDRAM tại địa chỉ x (xem bảng mối liên hệ giữa DDRAM
và vị trí hiển thị) một chuỗi mã kí tự 8 bit trên CGROM. Chú ý là trong bảng mã kí tự
trong CGROM ở hình bên dưới có mã ROM A00.
Ví dụ : Ghi vào DDRAM tại địa chỉ “01” một chuỗi 8 bit “01100010” thì trên
LCD tại ô thứ 2 từ trái sang (dòng trên) sẽ hiển thị kí tự “b”.
Bảng mã ký tự (ROM code 400)




Vùng RAM chứa kí tự đồ họa CGRAM (Character Generator RAM): Như
trên bảng mã kí tự, nhà sản xuất dành vùng có địa chỉ byte cao là 0000 để người
dùng có thể tạo các mẫu kí tự đồ họa riêng. Tuy nhiên dung lượng vùng này rất
hạn chế: Ta chỉ có thể tạo 8 kí tự loại 5x8 điểm ảnh, hoặc 4 kí tự loại 5x10 điểm
ảnh. Để ghi vào CGRAM, hãy xem hình bên dưới:

Mối liên hệ giữa địa chỉ của CGRAM, dữ liệu của CGRAM, và mã kí tự.


c) Tập lệnh của LCD

Tên lệnh

Clear
Display

Return
home

Entry
mode set

Display
on/off
control

Cursor
or
display
shift

Hoạt động
Mã lệnh : DBx = DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0
DBx = 0
0
0
0
0
0 0
1
Lệnh Clear Display (xóa hiển thị) sẽ ghi một khoảng trống-blank (mã
hiện kí tự 20H) vào tất cả ô nhớ trong DDRAM, sau đó trả bộ đếm địa
AC=0, trả lại kiểu hiển thị gốc nếu nó bị thay đổi. Nghĩa là: Tắt hiển thị,
con trỏ dời về góc trái (hàng đầu tiên), chế độ tăng AC.
Mã lệnh : DBx = DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0
DBx = 0
0
0
0
0
0
1
*
Lệnh Return home trả bộ đếm địa chỉ AC về 0, trả lại kiểu hiển thị gốc
nếu nó bị thay đổi. Nội dung của DDRAM không thay đổi.
Mã lệnh : DBx = DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0
DBx = 0
0
0
0
0
1 [I/D] [S]
I/D : Tăng (I/D=1) hoặc giảm (I/D=0) bộ đếm địa chỉ hiển thị AC 1 đơn
vị mỗi khi có hành động ghi hoặc đọc vùng DDRAM. Vị trí con trỏ
cũng di chuyển theo sự tăng giảm này.
S : Khi S=1 toàn bộ nội dung hiển thị bị dịch sang phải (I/D=0) hoặc
sang trái (I/D=1) mỗi khi có hành động ghi vùng DDRAM. Khi S=0:
không dịch nội dung hiển thị. Nội dung hiển thị không dịch khi đọc
DDRAM hoặc đọc/ghi vùng CGRAM.
Mã lệnh : DBx = DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0
DBx = 0
0
0
0
1 [D] [C] [B]
D: Hiển thị màn hình khi D=1 và ngược lại. Khi tắt hiển thị, nội dung
DDRAM không thay đổi.
C: Hiển thị con trỏ khi C=1 và ngược lại.
B: Nhấp nháy kí tự tại vị trí con trỏ khi B=1 và ngược lại.
Chu kì nhấp nháy khoảng 409,6ms khi mạch dao động nội LCD là
250kHz.
Mã lệnh : DBx = DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0
DBx = 0
0
0
1 [S/C] [R/L] *
*
Lệnh Cursor or display shift dịch chuyển con trỏ hay dữ liệu hiển thị
sang trái mà không cần hành động ghi/đọc dữ liệu. Khi hiển thị kiểu 2
dòng, con trỏ sẽ nhảy xuống dòng dưới khi dịch qua vị trí thứ 40 của
hàng đầu tiên. Dữ liệu hàng đầu và hàng 2 dịch cùng một lúc.
Chi tiết sử dụng xem bảng bên dưới:
S/C

R/L

0

0

0

1

Hoạt động
Dịch vị trí con trỏ sang trái (Nghĩa là giảm AC một
đơn vị).
Dịch vị trí con trỏ sang phải (Tăng AC lên 1 đơn


Function
set

Set
CGRAM
address

Set
DDRAM
address

Read BF
and
address

Write
data to

1

0

1

1

vị).
Dịch toàn bộ nội dung hiển thị sang trái, con trỏ
cũng dịch theo
Dịch toàn bộ nội dung hiển thị sang phải, con trỏ
cũng dịch theo.

Mã lệnh : DBx = DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0
DBx = 0
0
1 [DL] [N] [F]
*
*
DL: Khi DL=1, LCD giao tiếp với MPU bằng giao thức 8 bit (từ bit
DB7 đến DB0). Ngược lại, giao thức giao tiếp là 4 bit (từ bit DB7 đến
bit DB0). Khi chọn giao thức 4 bit, dữ liệu được truyền/nhận 2 lần liên
tiếp. với 4 bit cao gởi/nhận trước, 4 bit thấp gởi/nhận sau.
N : Thiết lập số hàng hiển thị. Khi N=0 : hiển thị 1 hàng, N=1: hiển thị
2 hàng.
F : Thiết lập kiểu kí tự. Khi F=0: kiểu kí tự 5x8 điểm ảnh, F=1: kiểu kí
tự 5x10 điểm ảnh.
Mã lệnh : DBx = DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0
DBx = 0
1 [ACG][ACG][ACG][ACG][ACG][ACG]
Lệnh này ghi vào AC địa chỉ của CGRAM. Kí hiệu [ACG] chỉ 1 bit của
chuỗi dữ liệu 6 bit. Ngay sau lệnh này là lệnh đọc/ghi dữ liệu từ
CGRAM tại địa chỉ đã được chỉ định.
Mã lệnh : DBx = DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0
DBx = 1 [AD] [AD] [AD] [AD] [AD] [AD] [AD]
Lệnh này ghi vào AC địa chỉ của DDRAM, dùng khi cần thiết lập tọa độ
hiển thị
mong muốn. Ngay sau lệnh này là lệnh đọc/ghi dữ liệu từ DDRAM tại
địa chỉ đã được chỉ định.
Khi ở chế độ hiển thị 1 hàng: địa chỉ có thể từ 00H đến 4FH. Khi ở chế
độ hiển thị 2 hàng, địa chỉ từ 00h đến 27H cho hàng thứ nhất, và từ 40h
đến 67h cho hàng thứ 2.
Mã lệnh : DBx = DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0
DBx =[BF] [AC] [AC] [AC] [AC] [AC] [AC] [AC]
(RS=0,R/W=1)
Như đã đề cập trước đây, khi cờ BF bật, LCD đang làm việc và lệnh
tiếp theo (nếu có) sẽ bị bỏ qua nếu cờ BF chưa về mức thấp. Cho nên,
khi lập trình điều khiển, phải kiểm tra cờ BF trước khi ghi dữ liệu vào
LCD.
Khi đọc cờ BF, giá trị của AC cũng được xuất ra các bit [AC]. Nó là địa
chỉ của
CG hay DDRAM là tùy thuộc vào lệnh trước đó.
Mã lệnh : DBx = DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0
DBx =
[Write data]


CG or
DDRAM

Read
data
from CG
or
DDRAM

(RS=1, R/W=0)
Khi thiết lập RS=1, R/W=0, dữ liệu cần ghi được đưa vào các chân
DBx từ mạch
ngoài sẽ được LCD chuyển vào trong LCD tại địa chỉ được xác định từ
lệnh ghi địa chỉ trước đó (lệnh ghi địa chỉ cũng xác định luôn vùng
RAM cần ghi)
Sau khi ghi, bộ đếm địa chỉ AC tự động tăng/giảm 1 tùy theo thiết lập
Entry mode.
Mã lệnh : DBx = DB7 DB6 DB5 DB4 DB3 DB2 DB1 DB0
DBx =
[Read data]
(RS=1, R/W=1)
Khi thiết lập RS=1, R/W=1,dữ liệu từ CG/DDRAM được chuyển ra
MPU thông qua các chân DBx (địa chỉ và vùng RAM đã được xác định
bằng lệnh ghi địa chỉ trước đó).
Sau khi đọc, AC tự động tăng/giảm 1 tùy theo thiết lập Entry mode, tuy
nhiên nội dung hiển thị không bị dịch bất chấp chế độ Entry mode.

d) Khởi tạo LCD:

Khởi tạo là việc thiết lập các thông số làm việc ban đầu. Đối với LCD, khởi tạo
giúp ta thiết lập các giao thức làm việc giữa LCD và MPU. Việc khởi tạo chỉ được
thực hiện 1 lần duy nhất ở đầu chương trình điều khiển LCD và bao gồm các thiết lập
sau :
• Display clear : Xóa/không xóa toàn bộ nội dung hiển thị trước đó.
• Function set : Kiểu giao tiếp 8bit/4bit, số hàng hiển thị 1hàng/2hàng, kiểu
kí tự 5x8/5x10.
• Display on/off control: Hiển thị/tắt màn hình, hiển thị/tắt con trỏ, nhấp
nháy/không nhấp nháy.
• Entry mode set : các thiết lập kiểu nhập kí tự như: Dịch/không dịch, tự
tăng/giảm (Increment).
 Mạch khởi tạo bên trong chíp HD44780:

Mỗi khi được cấp nguồn, mạch khởi tạo bên trong LCD sẽ tự động khởi tạo cho
nó. Và trong thời gian khởi tạo này cờ BF bật lên 1, đến khi việc khởi tạo hoàn tất cờ
BF còn giữ trong khoảng 10ms sau khi Vcc đạt đến 4.5V (vì 2.7V thì LCD đã hoạt
động). Mạch khởi tạo nội sẽ thiết lập các thông số làm việc của LCD như sau:
• Display clear : Xóa toàn bộ nội dung hiển thị trước đó.
• Function set: DL=1 : 8bit; N=0 : 1 hàng; F=0 : 5x8
• Display on/off control: D=0 : Display off; C=0 : Cursor off; B=0 : Blinking off.
• Entry mode set: I/D =1 : Tăng; S=0 : Không dịch.
Như vậy sau khi mở nguồn, bạn sẽ thấy màn hình LCD giống như chưa mở nguồn
do toàn bộ hiển thị tắt. Do đó, ta phải khởi tạo LCD bằng lệnh.
 Khởi tạo bằng lệnh (chuỗi lệnh):


Việc khởi tạo bằng lệnh phải tuân theo lưu đồ sau của nhà sản xuất :


2. Code VHDL thiết kế khối điều khiển LCD
a. Lcd_control:

library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
---- Uncomment the following library declaration if instantiating
---- any Xilinx primitives in this code.


library UNISIM;
use UNISIM.VComponents.all;
Library XilinxCoreLib;
entity lcd_control is
port (
clk : in std_logic;
nreset : in std_logic;
lcd_rs : out std_logic;
lcd_rw : out std_logic;
lcd_e : out std_logic;
wchar : in std_logic;
lcd_data : inout std_logic_vector(7 downto 0)
);
end lcd_control;
architecture Behavioral of lcd_control is
component lcd_driver is
port (
clk1Mhz : in std_logic;
reset : in std_logic;
lcd_rs : out std_logic;
lcd_rw : out std_logic;
lcd_e : out std_logic;
data_in : in std_logic_vector (9 downto 0); -- Data input
wr_en : in std_logic; -- Write Enable FIFO
full : out std_logic; -- FIFO full
ready : out std_logic; -- LCD ready
lcd_data : out std_logic_vector (7 downto 0)
);
end component;
----------------------------------------component clk_div IS
GENERIC(baudDivide : std_logic_vector(7 downto 0) := "10101110");
PORT(
clk_in : in std_logic;
clk_out : inout std_logic
);
END component;
-----------------------------------------


signal reset : std_logic;
signal clk1Mhz : std_logic;
signal ready : std_logic;
signal data_in : std_logic_vector (9 downto 0); -- Data input
signal wr_en : std_logic;
-- Write Enable
signal full
: std_logic;
-- FIFO full
signal wchar_reg : std_logic;
signal wchar_sig : std_logic;
signal counter20 : std_logic_vector (19 downto 0);
signal second : std_logic_vector (3 downto 0);
signal lcd_char : std_logic_vector (7 downto 0);
signal we_sig : std_logic;
signal we_sig1 : std_logic;
----------------------------------------begin
cd : component clk_div
generic map ("00011000") -- 48Mhz/24/2 = 1Mhz
port map (clk, clk1Mhz);
lcd_x : component lcd_driver
port map (clk1Mhz, reset, lcd_rs, lcd_rw, lcd_e, data_in, wr_en, full, ready,
lcd_data=> lcd_data);
reset <= not nreset;
buttin:
process (clk1Mhz, wchar)
begin
if clk1Mhz = '1' and clk1Mhz'event then
wchar_reg <= wchar;
counter20 <= counter20 + 1;
if (counter20 = x"fffff") then
we_sig <= '1';
if second = x"9" then
second <= x"0";
else
second <= second + 1;


end if;
else
we_sig <= '0';
second <= second;
end if;
we_sig1 <= we_sig;
-- tin hieu we_sig1 tre so voi we 1 xung nhip de thuc hien 2 lenh tren
LCD
end if;
end process buttin;
wr_en <= (we_sig1 or we_sig or wchar_sig) and ready and (not full);
wchar_sig <= (not wchar) and wchar_reg;
process (we_sig1, we_sig, lcd_char)
begin
if we_sig = '1' then
data_in <= "00" & x"c0"; -- dua con tro ve dau dong 2
elsif we_sig1 = '1' then
data_in <= "10" & lcd_char;
else
data_in <= "01" & x"ff";
end if;
end process;
-- convert second value to LCD code (ASCII)
convert_to_lcd_char: process (second)
begin
case (second) is
when x"0" => lcd_char <= x"30";
when x"1" => lcd_char <= x"31";
when x"2" => lcd_char <= x"32";
when x"3" => lcd_char <= x"33";
when x"4" => lcd_char <= x"34";
when x"5" => lcd_char <= x"35";
when x"6" => lcd_char <= x"36";
when x"7" => lcd_char <= x"37";
when x"8" => lcd_char <= x"38";
when x"9" => lcd_char <= x"39";
when others => lcd_char <= x"30";
end case;
end process convert_to_lcd_char;


end Behavioral;
b. Cd-clk_div-rtl

LIBRARY ieee;
USE ieee.Std_logic_1164.ALL;
USE ieee.Std_logic_unsigned.ALL;
----------------------------------------ENTITY clk_div IS
GENERIC(baudDivide : std_logic_vector(7 downto 0) := "10101110");
PORT(
clk_in : in std_logic;
clk_out : inout std_logic
);
END clk_div;
----------------------------------------ARCHITECTURE rtl OF clk_div IS
SIGNAL cnt_div : Std_logic_vector(7 DOWNTO 0);
BEGIN
--Clock Dividing Functions-process (clk_in, cnt_div)
begin
if (clk_in = '1' and clk_in'event) then
if (cnt_div = baudDivide) then
cnt_div <= "00000000";
else
cnt_div <= cnt_div + 1;
end if;
end if;
end process;
process (cnt_div, clk_out, clk_in)
begin
if clk_in = '1' and clk_in'Event then
if cnt_div = baudDivide then
clk_out <= not clk_out;
end if;
end if;
end process;
END rtl;
c. Lcd_x – lcd_driver:


library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
---- Uncomment the following library declaration if instantiating
---- any Xilinx primitives in this code.
library UNISIM;
use UNISIM.VComponents.all;
Library XilinxCoreLib;
entity lcd_driver is
port (
clk1Mhz : in std_logic;
reset : in std_logic;
lcd_rs : out std_logic;
lcd_rw : out std_logic;
lcd_e : out std_logic;
data_in : in std_logic_vector (9 downto 0); -- Data input
wr_en : in std_logic; -- Write Enable FIFO
full : out std_logic; -- FIFO full
ready : out std_logic; -- LCD ready
lcd_data : out std_logic_vector (7 downto 0)
);
end lcd_driver;
architecture Behavioral of lcd_driver is
signal cnt
: std_logic_vector(5 downto 0);
signal cnt_reset : std_logic;
signal cnt_enable : std_logic;
signal lcd_state : std_logic;
signal cnt_cmd_enable
signal
signal
signal
signal

: std_logic;

rd_en : std_logic; -- Read enable
data_out : std_logic_vector (9 downto 0); -- Data Output
lcd_code : std_logic_vector (9 downto 0); -- Data Output
empty : std_logic; -- FIFO empty

constant LCD_IDLE
: std_logic := '0';
constant lcd_SEND_DATA : std_logic := '1';


signal data_in1, data_in2 : std_logic_vector(9 downto 0);
signal wr_en1, wr_en2 : std_logic;
signal cnt_cmd : std_logic_vector (17 downto 0):= "000000000000000000";

------------- Begin Cut here for COMPONENT Declaration ------ COMP_TAG
component fifo_16x10
port (
clk: IN std_logic;
rst: IN std_logic;
din: IN std_logic_VECTOR(9 downto 0);
wr_en: IN std_logic;
rd_en: IN std_logic;
dout: OUT std_logic_VECTOR(9 downto 0);
full: OUT std_logic;
empty: OUT std_logic);
end component;
-- COMP_TAG_END ------ End COMPONENT Declaration ------------- The following code must appear in the VHDL architecture
-- body. Substitute your own instance name and net names.
------------- Begin Cut here for INSTANTIATION Template ----- INST_TAG
begin
ff : fifo_16x10
port map (
clk => clk1Mhz,
rst => reset,
din => data_in2,
wr_en => wr_en2,
rd_en => rd_en,
dout => data_out,
full => full,
empty => empty);
-- INST_TAG_END ------ End INSTANTIATION Template -----------counter:
process (clk1Mhz, cnt_reset, cnt_enable)
begin
if cnt_reset = '1' then
cnt <= (others => '0');


elsif clk1Mhz = '1' and clk1Mhz'event then
if cnt_enable = '1' then
cnt <= cnt +1;
end if;
end if ;
end process counter;
process (clk1Mhz, reset, lcd_state, cnt)
begin
if reset = '1' then
lcd_state <= lcd_idle;
cnt_enable <= '0';
elsif clk1Mhz = '1' and clk1Mhz'event then
case lcd_state is
when lcd_idle =>
cnt_reset <= '0';
lcd_code <= "01" & x"00";
if empty = '0' then -- existing query data in fifo
cnt_reset <= '1';
cnt_enable <= '1';
lcd_state <= lcd_SEND_DATA;
lcd_e <= '0';
rd_en <= '1';
end if;
when lcd_SEND_DATA =>
cnt_reset <= '0';
lcd_code <= data_out;
lcd_e <= cnt(5) xor cnt(4) ;
rd_en <= '0';
if cnt(5 downto 4) = "11" then
cnt_reset <= '1';
cnt_enable <= '0';
lcd_e <= '0';
lcd_state <= lcd_idle;
end if;
when others =>
lcd_state <= lcd_idle;
end case;
end if;
end process;
lcd_data <= lcd_code(7 downto 0);
lcd_rs <= lcd_code(9);


lcd_rw <= lcd_code(8);
counter_cmd:
process (clk1Mhz, reset, cnt_cmd_enable)
begin
if reset = '1' then
cnt_cmd <= (others => '0');
elsif clk1Mhz = '1' and clk1Mhz'event then
if cnt_cmd_enable = '1' then
cnt_cmd <= cnt_cmd +1;
end if;
end if ;
end process counter_cmd;
process (cnt_cmd)
begin
case cnt_cmd(16 downto 0) is
when "10000000000000001" => data_in1 <= "00"& x"38"; wr_en1 <= '1';
-- 8bit 2line mode/display on
when "10000000000000010" => data_in1 <= "00"& x"38";
wr_en1 <=
'1';
-- 8bit 2line mode/display on
when "10000000000000011" => data_in1 <= "00"& x"38";
wr_en1 <=
'1';
-- 8bit 2line mode/display on/off
-- delay minimum 39us
when "10000000001000000" => data_in1 <= "00"& x"0c"; wr_en1 <= '1';
-- display on
-- delay minimum 39us
when "10000000010000000" => data_in1 <= "00"& x"01"; wr_en1 <= '1';
-- clear display
-- delay minimum 1530us
when "10000100000000000" => data_in1 <= "00"& x"06"; wr_en1 <= '1';
-- entry mode set incrementer/shiff off
-- delay 1000us -when "10001000000000001" => data_in1 <= "10"& x"31"; wr_en1 <= '1'; --1
-- write charater "1" for testing only;
when "10001010000000001" => data_in1 <= "10"& x"42"; wr_en1
<= '1';
when "10001100000000001" => data_in1 <= "10"& x"4d"; wr_en1
<= '1';


Tài liệu bạn tìm kiếm đã sẵn sàng tải về

Tải bản đầy đủ ngay

×

×