Tải bản đầy đủ

THIẾT kế CHIP CMOS VLSI CHO KHÓA số điện tử (có code)

ĐỒ ÁN TỐT NGHIỆP

THIẾT KẾ CHIP CMOS VLSI CHO
KHÓA SỐ ĐIỆN TỬ

1


MỤC LỤC

2


DANH MỤC CÁC HÌNH VẼ

3


DANH MỤC CÁC TỪ VIẾT TẮT.
ADC


Analog to Digital Converter.

AHDL

Analog Hardware Description Language.

CMOS

Complementary Metal-Oxide-Semiconductor

DAC

Digital to Analog Converter.

DRC

Design Ruler Check.

EDA Electronic Design Automation.
IC

Integrated Circuit

LVS

Layout Versus Schematic.

PLD

Programmable Logic Devices.

PLL

Phase Lock Loop.

RTL

Register Transfer Level.

SOPC



System On a Programmable Chip.

STA

Static Timing Analysis

VCO

Voltage Controlled Oscillator.

VHDL

VHSIC Hardware Description Language

VLSI

Very Large Scale Intergration.

4


ĐỒ ÁN TỐT NGHIỆP
Trang 5/60

CHƯƠNG 1: TỔNG QUAN
1.1 Mục tiêu đề tài
1.1.1 Giới thiệu tổng quan đề tài
Nhằm ôn lại các kiến thức đã được học và bổ sung thêm kiến thức mới để chuẩn bị
hành trang cho sinh viên chuẩn bị ra trường, trong đề tài thiết kế chip CMOS VLSI
cho khóa số điện tử sẽ ôn lại những kiến thức trong các môn kỹ thuật số, hệ thống
VLSI…. Giúp cho sinh viên ôn tập lại và nắm vững hơn về các kiến thức đã được
tiếp thu trong nhà trường.
1.1.2 Mục đích
• Thiết kế ngõ vào keypad nhập tối đa 8 ký tự, có reset bị lỗi, set nhập ký tự






đầu, test nhập ký tự cuối.
Thiết kế ngõ ra databus 4 bit, đèn báo sáng khi nhập ký tự đúng.
Tìm hiểu quy trình thiết kế chip CMOS.
Thiết kế và mô phỏng chip VLSI và tổng hợp RTL.
Thực thi tổng hợp logic trên Kit DE2.
Thiết kế layout, Pad, kiểm tra thiết kế với DRC và LVS.

1.2 Các thành phần và hoạt động của khóa số điện tử
1.2.1 Các thành phần của khóa số điện tử
Để thiết kế một khóa số điện tử cần có các khối sau:
• Thiết kế khối xử lí trung tâm của khóa số điện tử với mật khẩu do người
dùng cài đặt.
• Thiết kế khối hiển thị kết quả, tín hiệu đèn.
• Thiết kế khối bàn phím keypad để nhập các kí tự mật khẩu vào.
1.2.2 Hoạt động của khóa số điện tử
Khóa cơ học có hai loại: song song và nối tiếp. Khóa kết hợp song song là một loại
khóa vali, nơi có 3 đến 4 đĩa có thể được xoay độc lập với sự kết hợp chính xác.

Thiết Kế Chip CMOS VLSI Cho Khóa Số Điện Tử


ĐỒ ÁN TỐT NGHIỆP
Trang 6/60

Khóa nối tiếp là kiểu quay số của khóa được đặt trên tủ khóa an toàn: một vòng
quay đơn được quay qua một dãy số theo đúng thứ tự. Bất kỳ có số nào sai và
không thỏa yêu cầu, thủ tục nhập số được bắt đầu lại.
1.3 Các phương pháp thiết kế chip CMOS VLSI
Thiết kế vi mạch được chia ra làm ba loại chính:
• Thiết kế số (Digital IC Design).
• Thiết kế tương tự (Analog IC Design).
• Thiết kế tín hiệu hỗn hợp (Mixed Signal Design).
Qui trình thiết kế vi mạch gồm hai giai đoạn chính:
• Thiết kế luận lý (Logical Design – Front End Design).
• Thiết kế vật lý (Physical Design – Back End Design).
Chip sau khi được thiết kế sẽ được đưa đến các nhà máy để sản xuất, các công ty có
thể tự sản xuất chip của mình thiết kế và bán cho công ty khác hoặc thuê các công
ty khác sản xuất cho mình. Chip sau khi sản xuất sẽ được kiểm tra kĩ lưỡng trước
khi tung ra thị trường và đưa đến người tiêu dùng.

Thiết Kế Chip CMOS VLSI Cho Khóa Số Điện Tử


ĐỒ ÁN TỐT NGHIỆP
Trang 7/60

Hình 1-1: Toàn bộ quá trình thiết kế chip CMOS [1]

Quy trình thiết kế chip CMOS được thực hiện theo như hình trên:
• Đặc tính chức năng (Functional Specification): gồm mô tả chức năng, thông
số kỹ thuật, các yêu cầu về chức năng trong kỹ thuật hệ thống và phát triển
phần mềm; là tài liệu xác định các chức năng mà một hệ thống hoặc một
thành phần phải thực hiện.
• Xác định kiến trúc (Define Architecture): tùy vào chức năng và cấu tạo của
mạch mà ta sẽ chọn kiến trúc sao cho phù hợp, việc này quyết định bởi thời
gian và công sức mà người thiết kế sẽ phải bỏ ra.

Thiết Kế Chip CMOS VLSI Cho Khóa Số Điện Tử


ĐỒ ÁN TỐT NGHIỆP
Trang 8/60

• Mã hóa RTL (RTL coding): là một chương trình thiết kế trừu tượng để tạo ra
mạch số đồng bộ về luồng dữ liệu số giữa các thanh ghi phần cứng và các
hoạt động hợp lý được thực hiện trên các tín hiệu đó.
• Kiểm tra đặc tính động (Dynamic Verification): là quá trình kiểm tra, thử
nghiệm chương trình đã được soạn ra, tự động kiểm tra hành vi của chương
trình.
• Kiểm tra chức năng (Check Function): là quá trình kiểm tra chức năng của
chương trình đã được viết có thỏa mãn yêu cầu đã đề ra hay không.
• Tổng hợp và quét chèn (Synthesis & Scan Insertion): là quá trình tổng hợp từ
RTL sang các cổng logic cơ bản như: OR, AND, NOT, NOR, NAND…, sau
đó tự động nối dây để tạo ra một netlist.
• Phân tích thời gian tĩnh trước khi thiết kế layout (Pre-Layout STA): là quá
trình xác minh thời gian để xác minh một thiết kế cho vi phạm thời gian thiết
lập và thời gian giữ.
• Kiểm tra thời gian (Check Timing): là quá trình kiểm tra vi phạm của việc
phân tích thời gian tĩnh trước khi thiết kế layout, xem xét quá trình phân tích
thời gian tĩnh trước khi thiết kế layout có vi phạm về thời gian hay là không.
• Kiểm tra chính thức (Formal Verification): là hành động chứng minh hoặc
bác bỏ tính đúng đắn của thuật toán dự định nằm dưới một hệ thống đối với
một tài sản chính thức nào đó bằng cách sử dụng các phương pháp toán học.
• Tương đương (Equivalence): xem xét sự tương đồng giữa các chức năng sau
khi được xác minh chính thức có thỏa mãn yêu cầu đã đề ra hay không.
• Sơ đồ bố trí (Floorplanning): là sơ đồ biểu diễn vị trí các khối chức năng của
mạch đã được lập trình, là giai đoạn đầu tiên để chế tạo ra mạch tích hợp.
• Đặt và định tuyến (Place and Route): là giai đoạn trong việc thiết kế một
bảng mạch in, bảng mạch tích hợp và các mảng lập trình trường. Vị trí liên
quan đến việc quyết định nơi để tất cả các thành phần điện tử, mạch và yếu
tố logic trong một số lượng nói chung giới hạn không gian.
• Phân tích thời gian tĩnh sau khi thiết kế layout (Post-Layout STA): để có thể
sắp xếp ta phân tích thời gian tĩnh sau khi thiết kế layout, nhằm xác định
chính xác thời gian tĩnh để bố trí linh kiện.

Thiết Kế Chip CMOS VLSI Cho Khóa Số Điện Tử


ĐỒ ÁN TỐT NGHIỆP
Trang 9/60

• Mô phỏng với thời gian (Simulation with Timing): sau khi thu được kết quả
ta phải kiểm tra xem kết quả có thỏa mãn yêu cầu không, cả về thời gian và
chức năng.
• In ra (Tape out): là kết quả cuối cùng của quá trình thiết kế cho các mạch tích
hợp hoặc các bản in. Tape out là điểm mà tại đó các đồ họa cho photomask
của mạch sẽ được gửi đến cơ sở chế tạo.
1.3.1 Thiết kế luận lý (Front End Design)
1.3.1.1 Thiết kế số
Sử dụng các ngôn ngữ thiết kế phần cứng (Verilog – HDL, VHDL…) nhằm thực
hiện các chức năng logic và kiểm tra mô phỏng cho đúng với mục đích thiết kế đã
đề ra. Khi đó, không cần quan tâm đến cấu tạo chi tiết của mạch mà chỉ chú trọng
vào chức năng của mạch.
Dựa vào các kết quả tính toán cũng như sự luân chuyển của các dữ liệu qua các
thanh ghi, đó là mức chuyển thanh ghi (RTL). Sau đó, RTL sẽ được đem mô phỏng
và kiểm tra mạch có thỏa các yêu cầu đã được đề ra hay không.
Tiếp đến, các RTL sẽ được tổng hợp thành các cổng cơ bản: NOT, NOR, AND,
NAND, XOR, MUX…, quá trình trên được hỗ trợ bởi các phần mềm không phải là
duy nhất mà còn phụ thuộc vào các cổng và các macro của nhà sản xuất chip.
1.3.1.2 Thiết kế tương tự
Các thiết kế tương tự không được các phần mềm hỗ trợ mạnh như của thiết kế số.
Đến 80% các công việc thiết kế được con người đảm nhận và đòi hỏi người thiết kế
phải có nhiều hiểu biết cũng như kinh nghiệm về cấu trúc vật lý, tham số đặc trưng
và các công nghệ sản xuất của các linh kiện. Các thiết kế tương tự chủ yếu gồm: các
chip quản lí năng lượng, ADC, DAC, PLL, VCO…, chứa lượng linh kiện ít hơn
nhiều so với hàng triệu transistor của thiết kế số.
Xuất phát từ các thông số yêu cầu và ứng dụng mà chip sẽ được sản xuất, các kỹ
thuật viên sẽ cho kiến trúc cho phù hợp. Các tham số của linh kiện trong kiến trúc

Thiết Kế Chip CMOS VLSI Cho Khóa Số Điện Tử


ĐỒ ÁN TỐT NGHIỆP
Trang 10/60

sẽ được tính toán và mô phỏng bởi các phần mềm chuyên dụng. Quá trình mô
phỏng và tính toán sẽ được thực hiện đến khi đạt được kết quả như yêu cầu.
1.3.1.3 Thiết kế tín hiệu hỗn hợp
Các chip thường có chức năng phức tạp và chứa các khối digital, analog. Bên cạnh
kỹ thuật dùng cho analog và digital, các nhà thiết kế phải tính toán việc ảnh hưởng
của các khối nhiễu và giao thoa để đảm bảo chúng hoạt động một cách ổn định.
Ngôn ngữ mới được phát triển để dùng cho việc thiết kế tín hiệu hỗn hợp đó chính
là AHDL.
1.3.2 Thiết kế vật lý
1.3.2.1 Thiết kế layout
Netlist thu được trong quá trình thiết kế luận lý sẽ được dùng để chế tạo layout cho
chip. Trong giai đoạn này, các linh kiện như: transistor, điện trở, tụ điện, cuộn cảm,
… liên kết giữa chúng sẽ được tạo hình, việc thiết kế được tuân theo luật thiết kế
(DRC) mà nhà sản xuất đưa ra. Các luật này còn tùy thuộc vào khả năng thi công
của nhà máy sản xuất. Có hai luật thiết kế đó là: lambda (λ) và luật tuyệt đối. Với
luật lambda thì kích thước phải là bội số của lambda, trong khi luật tuyệt đối sử
dụng các kích thước là cố định, việc sử dụng luật lambda sẽ dễ thích ứng khi công
nghệ thay đổi.
Thiết kế số được hỗ trợ bởi các phần mềm, từ việc sử dụng của các cell trong thư
viện cho đến việc nối dây. Chip analog đòi hỏi các thiết kế chính xác và các kỹ
thuật chuyên biệt để đảm bảo tương thích giữa các linh kiện nhạy cảm, chống nhiễu,
đáp ứng tầng số.
1.3.2.1 Kiểm tra DRC và LVS
Kiểm tra DRC: sau khi hoàn tất layout chip, sẽ đến bước kiểm tra DRC để biết
layout có đáp ứng đúng như luật thiết kế không. Nếu DRC không báo lỗi sẽ đến
bước kiểm tra LVS, layout được xuất ra các file netlist và đem so sánh với file

Thiết Kế Chip CMOS VLSI Cho Khóa Số Điện Tử


ĐỒ ÁN TỐT NGHIỆP
Trang 11/60

netlist trong quá trình thiết kế luận lý để kiểm tra tính đồng nhất giữa chúng. Nếu
hai netlist không có sự tương đồng thì phải kiểm tra lại layout.
Kiểm tra LVS: là quá trình kiểm tra lỗi giữa layout và netlist. Sau khi hoàn thành
layout, các nhà thiết kế sẽ tạo ra một file netlist mới để so sánh với file netlist trước
đó. Nếu như hai file netlist đó khớp với nhau thì layout đã thiết kế đúng theo netlist.
Còn nếu không khớp với nhau thì phải thiết kế lại.
DRC và LVS được hỗ trợ bởi các phần mềm chuyên dụng, sau khi qua các bước
trên, kỹ thuật viên sẽ xuất ra file và gửi tới nhà máy sản xuất. Chip sau khi sản xuất
sẽ được kiểm tra lại trước khi đóng gói và sau đó, chuyển cho khách hàng hay đem
ra ngoài thị trường tiêu thụ.

Thiết Kế Chip CMOS VLSI Cho Khóa Số Điện Tử


ĐỒ ÁN TỐT NGHIỆP
Trang 12/60

CHƯƠNG 2: THIẾT KẾ MẠCH
2.1 Sơ đồ khối

Hình 2-1: Sơ đồ khối của mạch

Mạch khóa số điện tử gồm các khối chính:
• Khối bàn phím: ngõ vào, nhập mật khẩu, nhập tối đa 8 kí tự.
o CLK
: IN STD_LOGIC; -- 50 MHz
o RSTn
: IN STD_LOGIC; -- active LOW reset
o COL
: IN STD_LOGIC_VECTOR(0 TO 3); -- col_0, col_1,
col_2, col_3
o ROW

: OUT STD_LOGIC_VECTOR(0 TO 3); -- row_0,

row_1, row_2, row_3
o DATA
: OUT STD_LOGIC_VECTOR(4 DOWNTO 0); -DATA[3], DATA[2], DATA[1], DATA[0]
o VALID
: OUT STD_LOGIC -- Valid Key pressed
• Khối xử lí: chip đóng vai trò trung tâm xử lí thông tin, chức năng như một
trung tâm truyền thông và điều khiển mạch.
o DATABUS
: OUT STD_LOGIC_VECTOR(4 DOWNTO 0); -- To
show currect passcode
o DATA_FSM
: OUT STD_LOGIC_VECTOR(3 DOWNTO 0) -Test data inside FSM
• Khối hiển thị: hiển thị kết quả. Đúng đèn báo màu xanh, sai đèn báo màu đỏ.
o LED_RED
: OUT STD_LOGIC; -- Light up if passcode is
incorrect
o LED_GREEN

: OUT STD_LOGIC; -- Light up if passcode is

correct

Thiết Kế Chip CMOS VLSI Cho Khóa Số Điện Tử


ĐỒ ÁN TỐT NGHIỆP
Trang 13/60

2.2 Lưu đồ giải thuật

Hình 2-2: Lưu đồ thuật toán

Theo lưu đồ giải thuật:
• Nếu không có sự tác động từ bên ngoài, khóa số điện tử luôn ở trạng thái
chờ.
• Khi phím set được kích lên mức cao, bắt đầu nhập các phím số mật khẩu.
• Nếu khi nhập bị lỗi, nhấn phím reset để nhập mật khẩu lại.

Thiết Kế Chip CMOS VLSI Cho Khóa Số Điện Tử


ĐỒ ÁN TỐT NGHIỆP
Trang 14/60

• Kiểm tra đã nhập xong mật khẩu gồm 8 kí tự, nhấn phím test để kiểm tra.
Kết quả trả về đúng, khóa số điện tử được mở. Ngược lại, nhập lại mật khẩu
khi kết quả trả về sai.
2.3 Nguyên lí hoạt động

Hình 2-3: Biểu đồ hoạt động cơ bản của khóa số điện tử

Dựa trên nguyên tắc hoạt động cơ bản của mình, khóa số điện tử cho phép người
dùng cài đặt mật khẩu theo ý muốn và thao tác trên tất cả các phím của bàn phím
keypad. Ở trạng thái hoạt động bình thường, khóa số điện tử sẽ chờ người dùng
nhập mật khẩu vào. Đầu vào gồm các kí tự như xung clock, thứ tự của các phím
trên bàn phím keypad xếp theo bốn hàng và bốn cột.
Khi phím nhập mật khẩu bắt đầu được nhấn, người dùng bắt đầu nhập mật khẩu trên
bàn phím, bộ xử lí trung tâm sẽ giải mã kí tự được nhập vào từ bàn phím và so sánh
với kí tự đã được cài đặt xem có trùng khớp hay không. Khi mật khẩu được nhập
vào trùng khớp với mật khẩu đã được cài đặt, khóa sẽ mở và ngược lại khóa sẽ vẫn
ở trạng thái đóng buộc người dùng phải nhập mật khẩu lại từ đầu.
2.4 Giới thiệu phần mềm Quartus II, phần mềm Alliance
2.4.1 Giới thiệu phần mềm Quartus II
Quartus II là công cụ phần mềm phát triển bởi hãng Altera, cung cấp môi trường
thiết kế toàn diện cho các thiết kế SOPC. Quartus II là phần mềm đóng gói tích hợp

Thiết Kế Chip CMOS VLSI Cho Khóa Số Điện Tử


ĐỒ ÁN TỐT NGHIỆP
Trang 15/60

đầy đủ phục vụ cho các thiết kế logic với các linh kiện logic khả trình PLD của
Altera gồm các dòng APEX, Cyclone, FLEX, MAX…
Quartus cung cấp các khả năng thiết kế logic như sau:
• Môi trường thiết kế bao gồm các bản vẽ, sơ đồi khối, công cụ soạn thảo các







ngôn ngữ: AHDL, VHDL, Verilog HDL…
Thiết kế logic lock, tổng hợp logic.
Khả năng mô phỏng chức năng và thời gian, phân tích thời gian.
Phân tích logic nhúng với công cụ phân tích SignalTap@ II.
Cho phép xuất, tạo và kết nối các file nguồn để tạo ra các file chương trình.
Tự động định vị lỗi, khả năng lập trình và nhận diện linh kiện.
Phần mềm Quartus II sử dụng bộ tích hợp NativelLink@ với các công cụ
thiết kế cung cấp việc truyền thông tin liền mạch giữa Quartus với các công

cụ thiết kế phần cứng EDA khác.
• Quartus II có thể đọc các file netlist chuẩn, VHDL, Verilog HDL, cũng như
tạo ra file netlist này.
• Quartus II có môi trường thiết kế đồ họa giúp nhà thiết kế dễ dàng viết mã,
mô phỏng, biên dịch, kiểm soát lỗi,…
Quartus II có thể làm việc với nhiều file ở cùng thời điểm, soạn thảo file thiết kế
trong khi vẫn có thể biên dịch hay chạy mô phỏng với các dự án khác. Công cụ biên
dịch nằm ở trung tâm hệ thống.
Quartus II cung cấp các quy trình thiết kế mạnh cho phép tùy biến để có thể đạt
được thiết kế tối ưu, có các công cụ định vị lỗi tự động để việc sửa lỗi dễ dàng hơn.
2.4.2 Giới thiệu phần mềm Alliance
Alliance là công cụ miễn phí và là thư viện di động cho thiết kế VLSI, Alliance gồm
một trình biên dịch VHD và giả lập, các công cụ tổng hợp logic, các công cụ định vị
và xác định vị trí tự động, một số các cổng logic cơ bản đã được tạo sẵn trong thư
viện.
Alliance là kết quả của quá trình nỗ lực không ngừng tại phòng thí nghiệm SoC của
khu thí nghiệm LIP6 của đại học Pierre & Marie Curie. Alliance đã được sử dụng
cho dự án nghiên cứu như: bộ vi xử lý 875000 bóng bán dẫn của S TACS và 400000
bóng bán dẫn IEEE Gigabit HSL Router.

Thiết Kế Chip CMOS VLSI Cho Khóa Số Điện Tử


ĐỒ ÁN TỐT NGHIỆP
Trang 16/60

Alliance CAD tool là một phần mềm miễn phí, các tập tin nhị phân, mã nguồn và
các thư viện của tế bào đều có giấy phép công cộng cho phép người dùng sử dụng
miễn phí.
Alliance là công cụ mạnh mẽ với việc tự động tạo ra netlist từ file .vhd, từ đó tự sắp
xếp và nối dây. Alliance cũng hỗ trợ mạnh mẽ với DRC và LVS để hỗ trợ việc kiểm
soát lỗi trong chương trình cũng như layout. Alliance còn hỗ trợ việc xem mô hình
sóng của mạch sau khi đã được thiết kế, giúp xem mạch đã hoạt động được tối ưu
chưa.
2.5 Thiết kế layout

Hình 2-4: Quá trình thiết kế layout

Các bước thiết kế layout:
• Đầu tiên, ta phải tối ưu công nghệ với sự giúp đỡ của quy hoạch sàn để
xác định kích thước nhỏ nhất nhằm tạo ra sản phẩm có kích thước tối ưu
nhất.

Thiết Kế Chip CMOS VLSI Cho Khóa Số Điện Tử


ĐỒ ÁN TỐT NGHIỆP
Trang 17/60

• Xác minh thiết kế: sau khi có được công nghệ tối ưu nhất, tiếp đến ta phải
xác định mô hình thiết kế tối ưu nhất, làm sao cho tối ưu sự trễ, điện
dung, điện trở.
• Quá trình bố trí: sau khi quá trình thiết kế hoàn tất, ta phải sắp xếp sao
cho các linh kiện được đặt ở vị trí tối ưu và thuận tiện cho việc nối dây
nhất.
• Thời gian tĩnh: giúp cho mạch hoạt động tối ưu nhất.

Thiết Kế Chip CMOS VLSI Cho Khóa Số Điện Tử


ĐỒ ÁN TỐT NGHIỆP
Trang 18/60

CHƯƠNG 3: MÔ PHỎNG VÀ THỰC THI
3.1 Thiết kế khóa số điện tử
Thiết kế theo yêu cầu đề ra với ngõ vào keypad nhập tối đa 8 ký tự, có chân reset,
set, test, ngõ ra databus 4 bit.
Với các công tắc và key được gán vào Kit DE2.












GPIO (19): Ứng với cột thứ nhất từ trái sang phải của bàn phím keypad.
GPIO (21): Ứng với cột thứ hai từ trái sang phải của bàn phím keypad.
GPIO (23): Ứng với cột thứ ba từ trái sang phải của bàn phím keypad.
GPIO (25): Ứng với cột thứ tư từ trái sang phải của bàn phím keypad.
GPIO (11): Ứng với hàng thứ nhất từ trên xuống dưới của bàn phím keypad.
GPIO (13): Ứng với hàng thứ hai từ trên xuống dưới của bàn phím keypad.
GPIO (15): Ứng với hàng thứ ba từ trên xuống dưới của bàn phím keypad.
GPIO (17): Ứng với hàng thứ tư từ trên xuống dưới của bàn phím keypad.
LEDG (0): Đèn led xanh lá cây báo sáng khi nhập mật khẩu đúng.
LEDR (17): Đèn led đỏ báo sáng khi nhập mật khẩu sai.
LEDR (0) đến LEDR (4): Thể hiện ngõ ra databus 4 bit của các kí tự mật

khẩu được nhấn.
• KEY (3): Phím reset khi nhập mật khẩu bị lỗi.
Với các yêu cầu, thông số trên ta sẽ viết một chương trình VHD cho khóa số điện tử
trên phần mềm Quartus II. Chương trình cho phép cài đặt mật khẩu cho khóa số
điện tử theo mong muốn.

Thiết Kế Chip CMOS VLSI Cho Khóa Số Điện Tử


ĐỒ ÁN TỐT NGHIỆP
Trang 19/60

3.2 Thiết kế và mô phỏng VLSI và tổng hợp RTL
3.2.1 Mô phỏng dạng sóng của mạch

Hình
3-1:kích
Mô phỏng
dạng
sóngtacủa
ở trường
mậttừkhẩu
Sau khi chân set
được
lên mức
cao,
bắtmạch
đầu nhập
mậthợp
khẩu
bàn sai
phím, nếu

không đúng với mật khẩu ban đầu cài đặt sau khi chân test được kích lên mức cao,
đèn tín hiệu màu đỏ sẽ báo sáng.

Hình 3-2: Mô phỏng dạng sóng của mạch ở trường hợp mật khẩu đúng

Thiết Kế Chip CMOS VLSI Cho Khóa Số Điện Tử


ĐỒ ÁN TỐT NGHIỆP
Trang 20/60

Sau khi chân set được kích lên mức cao, ta bắt đầu nhập mật khẩu từ bàn phím, nếu
đúng với mật khẩu ban đầu cài đặt sau khi chân test được kích lên mức cao, đèn tín
hiệu màu xanh lá cây sẽ báo sáng.
3.2.2 RTL thu được trên Quartus II

Hình 3-3: RTL thu được trên Quartus II

Kết quả sau khi hoàn thành chương trình được hỗ trợ bởi Quartus, tín hiệu được so
sánh bởi bộ equal, được chọn bởi bộ mux, tăng đơn vị bởi bộ cộng, tất cả được chạy
qua bộ D Flip Flop.
3.2.3 Tài nguyên sử dụng

Hình 3-4: Đánh giá tài nguyên sử dụng

Thiết Kế Chip CMOS VLSI Cho Khóa Số Điện Tử


ĐỒ ÁN TỐT NGHIỆP
Trang 21/60

Theo như kết quả mô phỏng, ta có công suất tiêu tán là 137.97 mW. Trong đó, 98.49
mW công suất tĩnh, 0 mW công suất động, 39.48 mW công suất của tín hiệu vào ra.
3.3 Thực thi kết quả trên Kit DE2

Hình 3-5: Đèn xanh lá cây báo sáng khi nhập mật khẩu đúng

Trường hợp người dùng nhập mật khẩu đúng với mật khẩu được cài đặt ban đầu,
sau khi nút test được kích lên mức cao, đèn xanh lá cây báo hiệu mật khẩu đã nhập
đúng.

Thiết Kế Chip CMOS VLSI Cho Khóa Số Điện Tử


ĐỒ ÁN TỐT NGHIỆP
Trang 22/60

Hình 3-6: Đèn màu đỏ báo sáng khi nhập mật khẩu sai

Trường hợp người dùng nhập mật khẩu không đúng với mật khẩu được cài đặt ban
đầu, sau khi nút test được kích lên mức cao, đèn màu đỏ báo hiệu mật khẩu đã nhập
sai.
3.4 Thiết kế vật lí
Phần mềm Alliance dùng để hỗ trợ thiết kế vật lý với các công cụ như: Xsch
(netlist), Graal (layout) cùng các công cụ hỗ trợ khác; để thiết kế được một layout
hoàn chỉnh, ta sử dụng Xterm của hệ điều hành Linux thực thi các lệnh cho Alliance

Thiết Kế Chip CMOS VLSI Cho Khóa Số Điện Tử


ĐỒ ÁN TỐT NGHIỆP
Trang 23/60

thực hiện, cùng với kiểm tra DRC và LVS giúp cho việc kiểm soát lỗi trở nên dễ
dàng hơn.
Ngoài ra, Alliance còn hỗ trợ xem được mô hình dạng sóng từ chương trình được
tạo ra.
Quá trình thiết kế vật lý trên phần mềm Alliance của mạch:

Hình 3-7: Quá trình thiết kế vật lí trên phần mềm Alliance

3.4.1 Netlist của khóa số điện tử
Để Alliance thực hiện thì ta phải dùng lệnh phù hợp nhập vào Xterm, để có được
file netlist ta phải thực hiện theo các bước sau:
• Ta có file .fsm hoàn chỉnh, không báo lỗi, đúng cú pháp.
• Dùng lệnh SYF để tạo file .vbe.

Thiết Kế Chip CMOS VLSI Cho Khóa Số Điện Tử


ĐỒ ÁN TỐT NGHIỆP
Trang 24/60

Hình 3-8: Lệnh SYF trong Alliance

Lệnh SYF chuyển đổi file .fsm sang file .vbe. SYF đã tạo ra một thư viện riêng cho
file .vbe, giúp cho quá trình thiết kế layout bắt đầu.

Thiết Kế Chip CMOS VLSI Cho Khóa Số Điện Tử


ĐỒ ÁN TỐT NGHIỆP
Trang 25/60

Hình 3-9: Lệnh BOOM trong Alliance

Lệnh BOOM có chức năng tối ưu mạch Boolean nhất có thể giúp quá trình thiết kế
dễ dàng hơn, giúp netlist tối ưu dẫn đến tối ưu layout.

Thiết Kế Chip CMOS VLSI Cho Khóa Số Điện Tử


Tài liệu bạn tìm kiếm đã sẵn sàng tải về

Tải bản đầy đủ ngay

×