Tải bản đầy đủ

Bài giảng điện tử số part 4 pdf

Chng 3. Các phn t logic c bn Trang 39
Transistor Q
1
c s dng gm 2 tip giáp BE
1
, BE
2
và mt tip giáp BC. Tip giáp BE
1
, BE
2
a Q
1
thay th cho D
1
, D
2
và tip giáp BC thay th cho D
3
trong s mch cng NAND h DTR
(hình 3.22).

Gii thích hot ng ca mch (hình 3.23)
:
- x
1
= x
2
= 0 các tip giáp BE
1
, BE
2
sc m làm cho n áp cc nn ca Q
1
: V
B
= Vγ =
0,6V. Mà u kin  cho tip giáp BC, diode D và Q
2
dn thì n th cc nn ca Q
1
phi bng:
V
B
= V
γ/BC
+ V
γ/BE1
+V
γ/BE2
= 0,6 + 0,7 + 0,6 = 1,9V
Chng t khi các tip giáp BE
1
, BE
2
m thì tip giáp BC, diode D và BJT Q
2
tt → y = 1.
- x
1
= 0, x
2
= 1 các tip giáp BE
1
m, BE
2
tt thì tip giáp BC, diode D và BJT Q
2
tt → y = 1.
- x
1
= 1, x
2
= 0 các tip giáp BE
1
tt, BE
2
m thì tip giáp BC, diode D và BJT Q
2
tt → y = 1.
- x
1
= x
2
= 1 các tip giáp BE
1
, BE
2
tt thì tip giáp BC, diode D dn và BJT Q
2
dn bão hòa
→ y = 0
y, ây chính là mch thc hin cng NAND theo công ngh TTL.
 nâng cao kh nng ti ca cng, ngi ta thng mc thêm  ngõ ra mt tng khuch i kiu
C chung (CC) nh s mch trên hình 3.24:
 nâng cao tn s làm vic ca cng, ngi ta cho các BJT làm vic  ch khuch i, u
ó có ngha là ngi ta khng ch sao cho các tip xúc J
C
ca BJT bao gi cng  trng thái
phân cc ngc. Bng cách mc song song vi tip giáp J
C
ca BJT mt diode Schottky. c m
a diode Schottky là tip xúc ca nó gm mt cht bán dn vi mt kim loi, nên nó không tích
y n tích trong trng thái phân cc thun ngha là thi gian chuyn t phân cc thun sang phân
c ngc nhanh hn, nói cách khác BJT s chuyn i trng thái nhanh hn.
u ý: Ngi ta cng không dùng diode Zener bi vì tip xúc ca diode Zener là cht bán dn
nên s tích trn tích d.
 mch ci tin có diode Schottky trên s v tng ng nh sau (hình 3.25):
D
R
4
R
2
x
1
x
2
Q
1
R
1
Q
2
R
3
R
5
y
Q
3
Q
4
V
cc
Hình 3.24
Bài ging N T S 1 Trang 40
 ECL (Emitter-Coupled-Logic)
Logic ghép emitter chung (ECL) là h logic có tc  hot ng rt cao và thng c dùng
trong các ng dng òi hi tc  cao. Tc  cao t c là nh vào các transistor c thit k
 hot ng trong ch khuych i, vì vy chúng không bao gi ri vào trng thái bão hoà và do
ó thi gian tích lu hoàn toàn b loi b. H ECL t c thi gian tr lan truyn nh hn 1ns
trên mi cng.
Nhc m ca h ECL: Ngõ ra có n th âm nên nó không tng thích v mc logic vi các
 logic khác.
Gii thích hot ng ca mch (hình 3.26)
:
- Khi x
1
= x
2
= 0: Q
1
, Q
2
dn nên n th ti cc nn (2), (3) ca Q
3
, Q
4
càng âm (do 1 và 1’
âm) nên Q
3
, Q
4
tt → y
1
= 1, y
2
= 1.
- Khi x
1
= 0, x
2
=1: Q
1
dn, Q
2
tt nên n th ti cc nn (2) ca Q
3
dng, n th ti cc nn
(3) ca Q
4
càng âm nên Q
3
dn, Q
4
tt → y
1
= 0, y
2
= 1.
- Khi x
1
=1, x
2
=0: Q
1
tt, Q
2
dn nên n th ti cc nn (2) ca Q
3
âm, n th ti cc nn (3)
a Q
4
càng dng nên Q3 dn, Q
4
tt → y
1
= 1, y
2
= 0.
- Khi x
1
= x
2
=1: Q
1
, Q
2
tt nên n th ti cc nn (2), (3) ca Q
3
, Q
4
càng dng nên Q
3
, Q
4
n → y
1
= 0, y
2
= 0.
D
R
4
R
2
x
1
x
2
Q
1
R
1
Q
2
R
3
R
5
y
Q
3
Q
4
V
cc
Hình 3.25. Cng logic h TTL dùng diode Schottky
R4
x1
y2
Q2
Q4
R7
2
Q1
1
R1
Q3
y1
R6
1'
x2
R3
-VEE
3
VCC = 0V
R5R2
RE
Hình 3.26. Cng logic h ECL (Emitter Coupled Logic)
Chng 3. Các phn t logic c bn Trang 41
Hình 3.27. Ký hiu các loi MOSFET khác nhau
B
D
G
S
PMOS
B
D
G
S
NMOS
a. MOSFET kênh t sn
B
D
G
S
PMOS
B
D
G
S
NMOS
b. MOSFET kênh cm ng
c. Cng logic dùng MOSFET
MOSFET (Metal Oxyt Semiconductor Field Effect Transistor), còn gi là IGFET (Isolated Gate
FET - Transistor trng có cc cng cách ly).
MOSFET có hai loi: Loi có kênh t sn và loi có kênh cm ng.
Dù là MOSFET có kênh t sn hay kênh cm ng u có th phân chia làm hai loi:
- MOSFET kênh N gi là NMOS
- MOSFET kênh P gi là PMOS.
c m ca 2 loi này khác nhau nh sau:
- PMOS: Tiêu th công sut thp, tc  chuyn i trng thái chm.
- NMOS: Tiêu th công sut ln hn, tc  chuyn i trng thái nhanh hn.
Trên hình 3.27 là ký hiu ca các loi MOSFET khác nhau.
Chú ý: MOSFET kênh t sn có th làm vic  hai ch giàu kênh và nghèo kênh trong khi
MOSFET kênh cm ng ch làm vic  ch giàu kênh.
Dùng NMOS kênh cm ng ch to các cng logic
Xét các cng logic loi NMOS trên hình 3.28.
u kin  cng NMOS dn: V
D
> V
S
, V
G
> V
B
Trong tt c hình v ta có :





Ω=
Ω=
KR
KR
QQ
OFDS
ONDS
7
)(
)(
32
10
1
,





=
Ω=
)(
)(
1
200
OFDS
ONDS
R
KR
Q
Bài ging N T S 1 Trang 42
Hình 3.28a (cng NOT)
Theo u kin  cng NMOS dn: V
D
> V
S
, V
G
> V
B
Ta thy Q
1
có B ni mass tha mãn u kin nên: Q
1
luôn luôn dn.
- Khi x = 0: Q
1
dn, Q
2
tt (vì V
G2
= V
B2
= 0 nên không hình thành n trng gia G và B →
không hút c các e- là ht dn thiu s vùng  B → không hình thành c kênh dn).
Lúc này, theo s tng ng (hình 3.29a) ta có:
DD
DS(OFF)/Q2DS(ON)/Q1
DS(OFF)/Q2
y
V
RR
R
V
+
=
DD
7
7
V
K
10
200K
K10
+
=
⇒ V
y
≈ V
DD
⇒ y = 1
- Khi x = 1: lúc này V
G/Q2
> V
B/Q2
→ hình thành mt n trng hng t G n B, n
trng này hút các n t là các ht dn thiu s trong vùng  B di chuyn theo chiu ngc
i v mt i din, hình thành kênh dn ni lin gia G và B và có dòng n i
D
i t D qua
→ Q
2
dn. Nh vy Q
1
, Q
2
u dn, ta s có s tng ng (hình 3.29b). Theo s này
ta có:
DD
DS(ON)/Q2DS(ON)/Q1
DS(ON)/Q2
y
V
RR
R
V
+
=
DD
V
1K
200K
1K
+
=
⇒ V
y

200
1
V
DD
= 0,025V ⇒ y = 0
VDD
Q1
Q2
x
y
Q1
Q2
Q3
VDD
x1
x2
y
Q1
Q2
Q3
VDD
x1
x2
y
a) Cng NOT b) Cng NOR c) Cng NAND
Hình 3.28 Các cng logic ch to bng NMOS
Chng 3. Các phn t logic c bn Trang 43
y mch  hình 3.28a là mch thc hin cng NOT.
Hình 3.28c (cng NAND)
- Khi x
1
= x
2
= 0 (hình 3.30a): Q
1
luôn dn, Q
2
và Q
3
u tt, lúc ó theo s tng ng ta
có:
DD
DS(OFF)/Q3DS(OFF)/Q2DS(ON)/Q1
DS(OFF)/Q3DS(OFF)/Q2
y
V
RRR
RR
V
++
+
=
DD
77
77
V
K
10
K
10
200K
K10K10
++
+
= ⇒ V
y
 V
DD
⇒ y = 1.
- Khi x
1
= 1, x
2
=0 (hình 3.30b): Q
1
, Q
2
dn và Q
3
tt lúc ó theo s tng ng ta có:
DD
QOFFDSQONDSQONDS
QOFFDSQONDS
y
V
RRR
RR
V
3/)(2/)(1/)(
3/)(2/)(
++
+
=
DD
V
K
K
K
KK
7
7
10
1
200
101
++
+
=
⇒ V
y
 V
DD
⇒ y = 1
- Khi x
1
= 0, x
2
=1: Q
1
, Q
3
dn và Q
2
tt, gii thích tng t ta có Vy  VDD → y = 1.
- Khi x
1
=1, x
2
=1 (hình 3.30c): Q
1
, Q
2
và Q
3
u dn, lúc ó theo s tng ng ta có:
DD
DS(ON)/Q3DS(ON)/Q2DS(ON)/Q1
DS(ON)/Q3DS(ON)/Q2
y
V
RRR
RR
V
++
+
=
DD
V
1K
1K
200K
1KK1
++
+
=
⇒ V
y
 0,05V ⇒ y = 0.
y hình 3.28c là mch thc hin cng NAND.
V
DD
y
R
DS(ON)/Q1
R
DS(OFF)/Q2
R
DS(OFF)/Q3
Hình 3.30a.
(x
1
=x
2
=0)
V
DD
y
R
DS(ON)/Q1
R
DS(ON)/Q2
R
DS(OFF)/Q3
Hình 3.30b
(x
1
=1, x
2
=0)
V
DD
y
R
DS(ON)/Q1
R
DS(ON)/Q2
R
DS(ON)/Q3
Hình 3.30c
(x
1
=x
2
=1)
V
DD
y
R
DS(ON)/Q1
R
DS(OFF)/Q2
a) x=0
V
DD
y
R
DS(ON)/Q1
R
DS(ON)/Q2
b) x=1
Hình 3.29 S tng ng mch hình 3.28a
Bài ging N T S 1 Trang 44
Hình 3.28b (cng NOR)
Ta ln lt xét các trng hp sau: (s tng ng hình 3.31)
- Khi x
1
= x
2
= 0 (hình 3.31a) : Q
1
dn, Q
2
và Q
3
u tt, lúc ó theo s tng ng ta có:
DD
DS(OFF)/Q3DS(OFF)/Q2DS(ON)/Q1
DS(OFF)/Q3DS(OFF)/Q2
y
V
)])//(R[(RR
))//(R(R
V
+
=
DD
77
77
V
K)K//10(10200K
KK//1010
+
=
⇒ V
y
 V
DD
⇒ y = 1
- Khi x
1
=0, x
2
=1 (hình 3.31b): Q
1
và Q
3
dn, Q
2
tt, ta có:
DD
DS(ON)/Q3DS(OFF)/Q2DS(ON)/Q1
DS(ON)/Q3DS(OFF)/Q2
y
V
)])//(R[(RR
))//(R(R
V
+
=
DD
7
7
V
K//1K)(10200K
K//1K10
+
=
⇒ V
y

201
1
V
DD
 0,005V ⇒ y = 0
- Khi x
1
=1, x
2
=0: Q
1
và Q
2
dn, Q
3
tt, gii thích tng t ta có:
V
y

201
1
V
DD
 0,005V ⇒ y = 0
- Khi x
1
=x
2
=1 (hình 3.31c): Q
1
, Q
2
, Q
3
u dn, ta có:
DD
DS(ON)/Q3DS(ON)/Q2DS(ON)/Q1
DS(ON)/Q3DS(ON)/Q2
y
V
)])//(R[(RR
))//(R(R
V
+
=
DD
V
(1K//1K)200K
1K//1K
+
=
⇒ V
y

200
0,5
V
DD
⇒ y = 0.
y, s mch trên hình 3.28b chính là mch thc hin
ng NOR.
V
DD
y
R
DS(ON)/Q1
R
DS(OFF)/Q3
R
DS(OFF)/Q2
Hình 3.31a
(x
1
=x
2
=0)
V
DD
y
R
DS(ON)/Q1
R
DS(ON)/Q3
R
DS(OFF)/Q2
Hình 3.31a
(x
1
=0, x
2
=1)
V
DD
y
R
DS(ON)/Q1
R
DS(ON)/Q2
R
DS(ON)/Q3
Hình 3.31c
(x
1
=x
2
=1)
Chng 3. Các phn t logic c bn Trang 45
Các cng logic h CMOS (Complementation MOS)
 ây là loi cng trong ó các transistor c s dng thuc loi MOSFET và luôn có s kt hp
gia PMOS và NMOS, vì vy mà ngi ta gi là CMOS. Nh cu trúc này mà vi mch CMOS có
nhng u m sau:
- Công sut tiêu th trng thái tnh rt nh.
- Tc  chuyn i trng thái cao.
- Kh nng chng nhiu tt.
- Kh nng ti cao.
Trên hình 3.32 là các cng logic h CMOS, chúng ta s ln lt gii thích hot ng ca mi s
 mch.
Hình 3.32a (cng NOT)
u kin  cng PMOS dn : V
S
> V
D
, V
G
< V
B
u kin  cng NMOS dn : V
D
> V
S
, V
G
> V
B
- Khi x = 0 (hình 3.33a): Q
1
dn, Q
2
tt, t s tng ng ta có:
DD
DS(OFF)/Q2DS(ON)/Q1
DS(OFF)/Q2
y
V
RR
R
V
+
=
DD
7
7
V
K
10
1K
K10
+
=
⇒ V
y
 V
DD
⇒ y = 1
- Khi x =1 (hình 3.33b): Q
1
tt, Q
2
dn, ta có:
DD
QONDSQOFFDS
QONDS
y
V
RR
R
V
2/)(1/)(
2/)(
+
=
DD
V
K
K
K
7
10
1
1
+
= ⇒ V
y

7
10
1
V
DD
vì rt nh so vi n th bão hòa ca CMOS  mc logic 0 → y = 0.
y mch  hình 3.32a là mch thc hin cng NOT theo công ngh CMOS. S tng ng
ng ng vi 2 trng hp x=0 và x=1 c cho trên hình 3.33.
Q1
Q2
x
y
VDD
y
x2
x1
Q2
Q1
VDD
Q3
Q4
a) Cng NOT
b) Cng NAND
Hình 3.32 Các cng logic h CMOS
Bài ging N T S 1 Trang 46
V
DD
y
R
DS/ Q1
R
DS/Q4
R
DS/Q3
R
DS/ Q2
Hình 3.34.
Hình 3.32b (cng NAND)
 tng ng ca mch cng NAND h CMOS c cho trên hình 3.34.
- Khi x
1
=x
2
= 0: Q
4
và Q
3
dn, Q
2
và Q
1
tt, ta có:
DD
DS(ON)/Q3DS(ON)/Q4DS(OFF)/Q2DS(OFF)/Q1
DS(OFF)/Q1DS(OFF)/Q2
y
V
)])//(R[(RRR
))//(R(R
V
++
=
DD
77
77
V
(1K//1K)KK//1010
KK//1010
+
=
⇒ V
y
 V
DD
⇒ y = 1
- Khi x
1
= 0, x
2
= 1: Q
2
và Q
3
dn, Q
1
và Q
4
tt, ta có :
DD
DS(OF)/Q4DS(ON)/Q3DS(OFF)/Q2DS(OFF)/Q1
DS(ON)/Q2DS(OFF)/Q1
y
V
)])//(R[(RRR
))//(R(R
V
++
=
DD
77
7
V
K//1K)(101KK10
1KK10
++
+
=
⇒ V
y
≈ V
DD
⇒ y = 1
- Khi x
1
= 1, x
2
= 0: Q
3
và Q
2
dn, Q
1
và Q
4
tt: V
y
≈ V
DD
⇒ y = 1
- Khi x
1
= x
2
= 1: Q
2
và Q
1
dn, Q
3
và Q
4
tt, ta có:
DD
DS(OFF)/Q3DS(OFF)/Q4DS(ON)/Q2DS(ON)/Q1
DS(ON)/Q2DS(ON)/Q1
y
V
)])//(R[(RRR
))//(R(R
V
++
=
DD
77
V
K)K//10(101K1K
1K1K
++
+
=
⇒ V
y
≈ 0V⇒ y = 0 ⇒ây chính là mch thc hin cng NAND.
V
DD
y
R
DS(ON)/Q1
R
DS(OFF)/Q2
V
DD
y
R
DS(OFF)/Q1
R
DS(ON)/Q2
Hình 3.33.S tng ng: a.Khi x=0 b.Khi x=1
a) b)
Chng 3. Các phn t logic c bn Trang 47
3. Phân loi cng logic theo ngõ ra
a. Ngõ ra ct chm (Totem Pole Output)
Xét cng logic h TTL vi s mch nh hình 3.35.
- Khi x
1
=x
2
=1: Tip giáp BE
1
, BE
2
ca Q
1
phân cc ngc nên Q
1
tt. n th ti cc nn ca
Q
1
làm cho tip giáp BC/Q
1
m, có dòng n chy qua tip giáp BC/Q
1
 vào cc nn ca Q
2
, Q
2
c phân cc thun nên dn bão hòa. Do Q
2
dn bão hòa dn ti Q
3
dn bão hòa.
Khi Q2 dn bão hòa thì n th ti cc C/Q2
V
C/Q2
= V
B/Q4
= V
ces/Q2
+ V
bes/Q3
= 0,2 + 0,8 = 1V
Mà u kin cn cho Q4 dn là:
V
C/Q2
=V
B/Q4
= V
be/Q4
+ V
γ/D
+ V
ces/Q3
= 0,6 + 0,8 + 0,2= 1,6V
Ta thy u kin này không tha mãn khi Q2 dn bão hòa, do ó khi Q2 dn bão hòa → Q4 tt
→ ct ngun V
CC
ra khi mch. Lúc này ta nói rng cng s hút dòng vào và dòng t ngoài qua ti
 vào ngõ ra ca cng i qua Q
3
, ngi ta nói Q
3
là ni nhn dòng và dòng  vào Q
3
gi là dòng
ngõ ra mc thp, ký hiu I
OL
.
 mt thit k mch: ta thy rng dòng ti It cng chính là dòng ngõ ra mc thp I
OL
và là dòng
 t ngoài vào qua Q
3
, dòng này phi nm trong gii hn chu ng dòng ca Q
3
 Q
3
không b
ánh thng thì mch s làm vic bình thng.
Dòng I
OL
thay i tùy thuc vào công ngh ch to:
+ TTL : dòng ngõ ra mc thp I
OL
ln nht 16mA.
+ TTL/LS : dòng ngõ ra mc thp I
OL
ln nht 8mA.
ây là nhng thông s rt quan trng cn chú ý trong quá trình thit k mch s h TTL m
o  an toàn và n nh ca mch.
- Các trng hp còn li (x
1
=0,x
2
=1; x
1
=1,x
2
=0; x
1
=x
2
=0): Lúc này Q
2
và Q
3
tt còn Q
4
dn →
y = 1. Ta nói cng cp dòng ra, dòng này  t ngun qua Q
4
và diode D xung cung cp cho ti,
ngi ta gi là dòng ngõ ra mc cao, ký hiu I
OH
.
n áp ngõ ra V
Y
c tính ph thuc vào dòng ti I
OH
:
V
Y
= V
logic1
= V
cc
- I
OH
R
5
- V
ces/ Q4
- V
γ/D
Thông thng khi có ti V
logic1 max
= (3,4V → 3,6V )
y
x2
R2
Q4
x1
Q1
R5
D
R4
Q2
Q3
.
R3
VCC
R1
Hình 3.35. Ngõ ra ct chm
Bài ging N T S 1 Trang 48
I
OH
cng chính là dòng qua ti It, nu I
OH
càng tng thì V
logic1
càng gim và ngc li. Song
V
logic1
chc phép gim n mt giá tr cho phép V
logic1 min
= 2,2V.
 mt thit k mch: ta chn V
logic1 min
= 2,4V  bo m cng cp dòng ra khi  mc logic 1
không c nh hn V
logic1 min
và m bo cng hút dòng vào khi  mc logic 0 thì dòng ti  mc
logic 0 không c ln hn dòng I
OL
.
Nhc m ca ngõ ra ct chm: Không cho phép ni chung các ngõ ra li vi nhau có th
làm hng cng.
b. Ngõ ra cc thu  h (Open Collector Output)
 phng din cu to gn ging vi ngõ ra ct chm nhng khác vi ngõ ra ct chm là không
có Q
4
, diode D, R
5
và lúc này cc thu (cc C) ca Q
3
 h.
Do ó  cng làm vic trong thc t ta ni ngõ ra ca cng (cc C ca Q
3
) lên ngun V’
CC
ng phn t thng R. Ngun V’
CC
có th cùng giá tr vi V
CC
hoc khác tùy thuc vào mc ích
thit k.
Chúng ta ln lt phân tích các trng hp hot ng ca mch:
- Khi x
1
=x
2
=1: Tip giáp BE
1
, BE
2
phân cc
ngc, n th ti cc nn ca Q
1
làm cho tip
giáp BC/Q
1
m nên Q
2
dn bão hòa, Q
2
dn bão
hòa kéo theo Q
3
dn bão hòa → y = 0, do ó
n áp ti ngõ ra y:
V
Y
= V
logic0
=V
C/Q3
= V
ces/Q3
= 0,2V ≈ 0V
Lúc này cng s hút dòng vào và Q
3
là ni nhn
dòng, ta gi là dòng ngõ ra mc thp I
OL
.
- Các trng hp còn li (x
1
=0,x
2
=1; x
1
=1,x
2
=0;
x
1
=x
2
=0): Có ít nht mt tip giáp BE/Q
1
m,
ghim n th ti cc nn Q
1
làm cho tip giáp BC/Q
1
, Q
2
, Q
3
u tt, lúc này cng cp
dòng ra  t ngun V’
CC
qua n tr R cp cho ti  mch ngoài → y=1, ngi ta gi là
dòng ngõ ra mc cao I
OH
.
Ta có:
V
Y
= V
logic1
= V

CC
- I
OH
.R
u m ca ngõ ra có cc thu  h:
- Cho phép ni chung các ngõ ra li vi nhau.
- Trong mt vài trng hp khi ni chung các ngõ ra li vi
nhau có th to thành cng logic khác.
Ví d: Mch  hình 3.37 s dng các cng NOT có ngõ ra cc
thu  h, khi ni chung các ngõ ra li vi nhau có th to thành
ng NOR. (Hãy gii thích hot ng ca mch này?)
c. Ngõ ra ba trng thái (Three States Output)
 mt cu trúc và cu to hoàn toàn ging ngõ ra ct chm, tuy nhiên có thêm ngõ vào th 3
cho phép mch hot ng kí hiu là E (Enable).
- E=1: diode D
1
tt, mch làm vic hoàn toàn ging cng NAND ngõ ra ct chm. Lúc ó
ch tn ti mt trng thái y = 0 hoc y = 1 tùy thuc vào các trng thái logic ca 2 ngõ vào x
1
, x
2
.
Q1
x1
R3
y
x2
.
R4
Q3
R1
VCC
VCC'
Q2
R
R2
Hình 3.36. Ngõ ra cc thu  h
y
R
V
cc
x
1
x
2
Hình 3.37
Chng 3. Các phn t logic c bn Trang 49
- E=0: diode tip giáp BE
3
m, ghim áp trên cc nn ca Q
1
làm cho tip giáp BC/Q
1
tt và Q
2
,
Q
3
cng tt. Lúc này diode D
1
dn ghim n th cc C ca Q
2
:
V
C / Q2
= V
B/ Q4
= Vγ/
D1
= 0,7V ⇒ Q
4
tt.
Nên cng không cp dòng ra và cng không hút
dòng vào. Lúc này, ngõ ra y ch ni vi cng v
phng din vt lý nhng li cách ly v phng din
n, tng ng vi trng thái tr kháng cao. Chính
vì vy mà ngi ta gi là trng thái th ba là trng thái
ng tr cao.
Trong trng hp này ngõ vào cho phép E tích cc
c cao (mc logic 1). Thc t các cng logic vi ngõ
ra 3 trng thái có th có ngõ vào u khin E tích cc
c cao (mc 1) hoc tích cc mc thp (mc 0).
Chng hn mt cng NAND vi ngõ ra 3 trng thái có
thc ký hiu nh trên hình v 3.39.
ng dng ca ngõ ra 3 trng thái
:
- S dng ngõ ra ba trng thái  ch to ra cng m 2 chiu.
- Ch to các chíp nh ca b vi x lý.
t ng dng ca ngõ ra ba trng thái trong mch xut/nhp d liu 2 chiu có th cho trên s
 3.40. Hãy th gii thích s này ?
x1 D2
R5
Q1
Q2
Q4
Q3
R2
.
y
R3
x2
VCC
R4
R1
E
D1
Hình 3.38. Ngõ ra 3 trng thái
x
1
y
x
2
E



=⇒=
=⇒=
cao
ZyE
xxyE
0
1
21



=⇒=
=⇒=
21
0
1
xxyE
ZyE
cao
x
1
y
x
2
E
Hình 3.39. Cng NAND 3 trng thái vi ngõ vào E
a. E tích cc mc cao - b. E tích cc mc thp
a)
b)
1
3
4
2
A
B
C
D
Hình 3.40. ng dng ca ngõ ra 3 trng thái
E
Bài ging N T S 1 Trang 50
- E=1: Cng m 1 và 3 m, 2 và 4 treo lên tng tr cao: d liu i t A→C, B→D. Vy d
liu c xut ra.
- E=0: Cng m 2 và 4 m, 1 và 3 treo lên tng tr cao: d liu i t C→A, D→B. Vy d
liu c nhp vào.
3.2.3. Các thông s k thut ca cng logic
1. Công sut tiêu tán P
tt
t phn t logic khi làm vic phi tri qua các giai n sau:
-  trng thái tt.
- Chuyn t trng thái tt sang trng thái dn.
-  trng thái dn.
- Chuyn t trng thái dn sang tt.
 mi giai n, phn t logic u tiêu th ngun mt công sut.
i vi các phn t logic h TTL: các phn t TTL tiêu th công sut ca ngun ch yu khi 
trng thái tnh (ang dn hoc ang tt).
- Nu gi P
0
là công sut tiêu thng vi ngõ ra ca phn t logic tn ti  mc logic 0.
- Nu gi P
1
là công sut tiêu thng vi ngõ ra ca phn t logic tn ti  mc logic 1.
- Gi P là công sut tiêu tán trung bình thì:
2
10
PP
P
+
=
i vi c vi mch (IC – Integrated Circuit) ngi ta tính nh sau:
- Gi I
CL
dòng do ngun cung cp khi ngõ ra  mc logic 0.
- Gi I
CH
dòng do ngun cung cp khi ngõ ra  mc logic 1.
- i I
C
là dòng trung bình thì :
2
II
I
CHCL
C
+
=
- Thì công sut tiêu tán cho c vi mch c tính:
P
tt
= I
C
.V
CC
i vi vi mch h CMOS: ch tiêu th công sut ch yu trong trng thái ng (trong thi gian
chuyn mch). Công sut tiêu tán:
2

DDLtt
VfCP =
Trong ó: C
L
là n dung ca ti (n dung ti)
Nh vy ta thy i vi vi mch CMOS tn s hot ng (tn s chuyn mch) càng ln công
sut tiêu tán càng tng.
2. Fanout (H s mc mch ngõ ra)
Fanout là h s mc mch  ngõ ra hay còn gi là kh nng ti ca mt phn t logic.
i N là Fanout ca mt phn t logic, thì
nó c nh ngha nh sau: S ngõ vào logic
c i c ni n mt ngõ ra ca phn t
logic cùng h mà mch vn hot ng bình
thng (hình 3.41).
Hình 3.41. Khái nim v Fanout
Chng 3. Các phn t logic c bn Trang 51
Xét ví di vi h DTL: (Hình 3.42)
- y=1: mch hot ng bình thng.
- y=0: BJT dn bão hòa, dòng bão hòa gm hai
thành phn:
I
C S
= I
R3
+ N I
1
(vi N là s phn t ti mc  ngõ ra)
t khác: I
B
=I
R1
-I
R2
= const, mà I
cs
tng lên do có
dòng ghép  vào →u kin dn bão hòa không tha
mãn → BJT ra khi ch dn bão hòa và i vào ch
khuch i, lúc ó V
Y
tng lên nên ngõ ra không còn m
o  mc logic 0 na. Vy, u kin  mch hot ng
bình thng là:
I
R3
+ N I
1
<
min
β I
B

1
3RBmin
I
II
N

β
< (*)
N: s ln nht tha mãn u kin (*) c gi là Fanout ca phn t logic DTL.
3. Fanin (H s mc mch ngõ vào)
i M là Fanin ca 1 phn t logic thì M c nh ngha nh sau: ó chính là “s ngõ vào
logic cc i ca mt phn t logic”.
i vi các phn t logic thc hin chc nng cng logic, thì s lng M ln nht là 4 ngõ vào.
i vi các phn t logic thc hin chc nng nhân logic, thì s lng M ln nht là 6 ngõ vào.
i vi h logic CMOS thì có M nhiu hn nhng cng không quá 8 ngõ vào.
4.  chng nhiu
n nh nhiu là tiêu chun ánh giá  nhy ca mch logic i vi tp âm xung trên u
vào. n nh nhiu (tnh) là giá trn áp nhiu ti a trên u vào không làm thay i trng
thái logic ca mch, còn gi là mc n nh nhiu.
5. Tr truyn t
Tr truyn t là khong thi gian u ra ca mch có áp ng i vi s thay i mc logic
a u vào.
Tr truyn t là tiêu chun ánh giá tc  làm vic ca mch. Tc  làm vic ca mch
ng ng vi tn s mà mch vn còn hot ng úng. Nh vy, tr truyn t càng nh càng tt
hay tc  làm vic càng ln càng tt.
i vi hu ht các vi mch s hin nay, tr truyn t là rt nh, c vài nano giây (ns). Mt vài
loi mch logic có thi gian tr ln c vài trm nano giây.
Khi mc liên tip nhiu mch logic thì tr truyn t ca toàn mch s bng tng các tr truyn
t ca mi tng.
R1
R3
x1
R2
Q
.
x2
D3
VCC
R3
.
D1
D2
D1 D4
Hình 3.42

Tài liệu bạn tìm kiếm đã sẵn sàng tải về

Tải bản đầy đủ ngay

×

×