Tải bản đầy đủ

giáo trình thiết kế vi mạch số IN sunew

Lời nói đầu

LỜI NÓI ĐẦU
Cùng với sự phát triển của khoa học, kỹ thuật IC tích hợp cũng đã phát
triển rất nhanh trong thời gian qua. Ngày nay người ta có thể tích hợp trong IC thật
nhiều chức năng, chúng có thể xử lý tín hiệu độc lập, kích thước vô cùng nhỏ gọn.
Như vậy, người ta chế tạo ra những IC này như thế nào. Từ bước chuẩn bị ý tưởng,
mô tả chức năng IC cho đến khi chế tạo được thực hiện ra sao.
Bên cạnh đó, những công ty về sản xuất vi mạch ở nước ta cũng đã đư ợc
xây dựng và hoạt động khá nhiều. Nhu cầu sinh viên là việc tăng lên. Trang bị cho
sinh viên những kiến thức về vi mạch cũng như thi ết kế vi mạch là cần thiết.
Từ những yêu cầu đó, cuốn giáo trình thiết kế vi mạch số được biên soạn
để giúp sinh viên có được những kiến thức cơ bản về IC số. Nội dung cuốn giáo
trình mô tả bốn vấn đề chính được tập trung ở bốn chương. Thứ nhất là tổng quan
về thiết kế và chế tạo IC. Thứ hai là cách thiết kế layout của IC. Thứ 3 là giới thiệu
một số họ IC có khả năng lập trình được. Và cuối cùng là giới thiệu ngôn ngữ mô tả
phần cứng – VHDL.
Cuốn giáo trình được tập trung xây dựng cho sinh viên năm cuối của
Trường cao đẳng kỹ thuật Cao Thắng. Nội dung giáo trình phù hợp với sinh viên
cao đẳng. Tuy nhiên, một số nội dung ở mức độ nâng cao giúp sinh viên có thể tìm
hiểu sâu hơn.

Tác giả xin cảm ơn tất cả các bạn sinh viên cũng như b ạn đọc. Tác giả
cũng r ất mong nhận được những phản hồi từ phía bạn đọc để tài liệu được hoàn
chỉnh hơn.
Nhóm tác giả!

Trang - i -


Mục lục

MỤC LỤC
Lời nói đầu..............................................................................................................i
Mục lục ..................................................................................................................ii
Chương 1 Giới thiệu ............................................................................................ 1
1.1 Giới thiệu chung.......................................................................................... 1
1.1.1 Khái niệm và thuật ngữ ........................................................................ 1
1.1.2 Phân loại thiết kế vi mạch..................................................................... 2
1.1.3 Thiết kế luận lý..................................................................................... 2
1.1.3.1Thiết kế số ............................................................................... 2
1.1.3.2 Thiết kế tương tự .................................................................... 2
1.1.3.3 Thiết kế tín hiệu hỗn hợp ........................................................ 3
1.1.4 Thiết kế vật lý....................................................................................... 3
1.1.4.1Thiết kế layout......................................................................... 3
1.1.4.2 Kiểm tra DRC và LVS............................................................ 4
1.2 Những bước cơ bản khi chế tạo IC ............................................................ 4
1.2.1 Thiết kế hệ thống.................................................................................. 5
1.2.2 Thiết kế chức năng ............................................................................... 5
1.2.3 Synthesis - Place – Route .................................................................... 6
1.2.4 Thiết kế Layout ................................................................................... 7
1.2.5 Thiết kế mặt nạ..................................................................................... 7
1.2.6 Sản xuất mask ...................................................................................... 7
1.2.7 Chuẩn bị wafer .................................................................................... 8
1.2.8 Các quá trình xử lý wafer ..................................................................... 8
1.2.9 Kiểm tra - Đóng gói - Xuất xưởng ..................................................... 10
Chương 2 Lý thuyết cơ bản về transistor CMOS .............................................. 11
2.1 Vật liệu dẫn điện, cách điện và vật liệu bán dẫn .................................... 11
2.1.1 Khái niệm .......................................................................................... 11
2.1.2 Nguyên liệu bán dẫn........................................................................... 12

Trang - ii -



Mục lục
2.1.3 Vật liệu loại N .................................................................................... 13
2.1.4 Vật liệu loại P..................................................................................... 14
2.1.5 Tiếp giáp PN ..................................................................................... 15
2.2 Phân cực cho mối nối PN ......................................................................... 17
2.3 Transistor bán dẫn.................................................................................... 19
2.3.1 Hiệu ứng trường ................................................................................. 19
2.3.2 Chế tạo FET ....................................................................................... 21
2.3.3 Cách ly FET ...................................................................................... 22
2.3.4 Giảm tiêu hao công suất .................................................................... 24
2.3.5 Thuyết bị chuyển mạch kết hợp ......................................................... 26
2.3.6 Kết nối N well và kết nối nền ............................................................ 27
2.3.7 Xây dựng mạch logic ......................................................................... 28
2.4 Câu hỏi ôn tập ........................................................................................... 30
Chương 3 Layout CMOS và các mạch logic cơ bản .......................................... 31
3.1 Lý thuyết layout CMOS ........................................................................... 31
3.1.1 Kích thước linh kiện .......................................................................... 31
3.1.1.1 Spice...................................................................................... 33
3.1.1.2 Chia nhỏ linh kiện có kích thước lớn...................................... 34
3.1.2 Chia sẻ cực nguồn và cực máng.......................................................... 38
3.1.3 Kỹ thuật kết nối thiết bị ...................................................................... 41
3.1.4 Kết nối layout..................................................................................... 44
3.1.5 Sơ đồ hình que ................................................................................... 45
3.1.6 Nút well và nút nền ............................................................................ 49
3.1.7 Hiệu ứng anten ................................................................................... 52
3.2 Layout của một số mạch logic cơ bản ..................................................... 55
3.2.1 Hoạt động của transistor CMOS ........................................................ 55
3.2.2 Cổng đảo ............................................................................................ 56
3.2.3 Cổng NAND ...................................................................................... 57
3.2.4 Cổng NOR ........................................................................................ 59
3.2.5 Ghép cổng logic ................................................................................. 60
3.2.6 Transistor truyền qua và cổng truyền ................................................. 61
3.3 Câu hỏi ôn tập .......................................................................................... 64

Trang - iii -


Mục lục
Chương 4 Thiết bị logic lập trình đư ợc ............................................................. 66
4.1 Giới thiệu PLD ......................................................................................... 66
4.1.1 Hoạt động của PAL ............................................................................ 66
4.1.2 Hoạt động của GAL ........................................................................... 67
4.1.3 Ký hiệu đơn giản cho sơ đồ của PAL/GAL......................................... 68
4.1.4 Sơ đồ khối tổng quát của PAL/GAL ................................................... 69
4.1.5 MACROCELL .................................................................................. 69
4.1.6 Các SPLD thực tế .............................................................................. 70
4.1.7 Các CPLD ......................................................................................... 74
4.2 Logic lập trình FPGA .............................................................................. 75
4.2.1 Các khối logic có thể định cấu hình CLB............................................ 76
4.2.2 Các module logic ............................................................................... 77
4.2.3 FPGA dùng trong công nghệ SRAM .................................................. 78
4.2.4 Các lõi của FPGA .............................................................................. 79
4.3 Câu hỏi ôn tập .......................................................................................... 80
Chương 5 Ngôn ngữ lập trình VHDL ................................................................ 81
5.1 Giới thiệu về VHDL ................................................................................. 81
5.2 Cấu trúc của một thiết kế dùng ngôn ngữ VHDL .................................. 82
5.2.1 Package .............................................................................................. 83
5.2.2 Khai báo thư viện ............................................................................... 84
5.2.3 Entity.................................................................................................. 85
5.2.4 Architecture........................................................................................ 86
5.2.4.1 Mô tả kiến trúc dưới dạng cấu trúc........................................... 86
5.2.4.2 Mô tả kiến trúc dưới dạng dòng dữ liệu.................................... 88
5.2.4.3 Mô tả architecture dưới dạng hành vi ....................................... 92
5.2.4.4 Mô tả architecture dưới dạng hỗn hợp...................................... 97
5.2.5 Configuration .................................................................................... 98
5.3 Các kiểu đối tượng dữ liệu trong VHDL ................................................ 99
5.3.1 Khai báo tín hiệu ................................................................................ 99
5.3.2 Khai báo biến ................................................................................... 100
5.3.3 Khai báo hằng số ............................................................................. 100
5.4 Các kiểu dữ liệu trong VHDL ............................................................... 101
5.4.1 Kiểu liệt kê ....................................................................................... 102

Trang - iv -


Mục lục
5.4.2 Kiểu số nguyên................................................................................. 103
5.4.3 Kiểu dữ liệu đã định nghĩa ............................................................... 104
5.4.4 Kiểu dữ liệu do người dùng định nghĩa ............................................ 106
5.4.5 Kiểu dữ liệu con .............................................................................. 106
5.4.6 Kiểu dữ liệu mảng ........................................................................... 106
5.4.7 Kiểu dữ liệu mảng cổng.................................................................... 109
5.4.8 Kiểu dữ liệu bản ghi ........................................................................ 110
5.4.9 Kiểu dữ liệu có dấu và không dấu .................................................... 110
5.4.10 Kiểu số thực .................................................................................... 112
5.4.11 Kiểu vật lý ....................................................................................... 112
5.5 Các thuộc tính ........................................................................................ 113
5.5.1 Thuộc tính tín hiệu .......................................................................... 113
5.5.2 Thuộc tính dữ liệu scalar ................................................................. 114
5.5.3 Thuộc tính mảng .............................................................................. 115
5.6 Các toán tử cơ bản trong VHDL ........................................................... 116
5.6.1 Các toán tử logic .............................................................................. 117
5.6.2 Các toán tử quan hệ ......................................................................... 117
5.6.3 Các toán tử số học ........................................................................... 118
5.6.4 Các toán tử có dấu ........................................................................... 118
5.6.5 Các toán tử nhân chia ...................................................................... 118
5.6.6 Các toán tử dịch ............................................................................... 119
5.6.7 Các toán tử hỗn hợp ......................................................................... 120
5.7 Một số ví dụ thiết kế mạch tổ hợp và tuần tự ....................................... 121
5.7.1 Mạch dồn kênh 2 sang 1 .................................................................. 121
5.7.2 Mạch so sánh 4 bit ........................................................................... 121
5.7.3 Mạch mã hóa ưu tiên ....................................................................... 122
5.7.4 Mạch giải mã 2 đư ờng sang 4 đường ............................................... 122
5.7.5 Mạch chốt dữ liệu ............................................................................ 123
5.7.6 Mạch thanh ghi 8 bit ........................................................................ 124
5.7.7 Mạch đếm lên .................................................................................. 125
5.7.8 Máy trạng thái ................................................................................. 125
5.8 Câu hỏi ôn tập ........................................................................................ 127

Trang - v -


Chương 1 - Giới thiệu

Chương 1

GIỚI THIỆU
1.1 GIỚI THIỆU CHUNG:
1.1.1 Khái niệm và thuật ngữ:
Mạch tích hợp (integrated circuit - IC) là một mạch điện tử được kết hợp từ
vô số linh kiện điện tử nhỏ (chủ yếu là transistor) trên một mảng vật liệu bán dẫn
(thường là silicon). Rất nhiều mạch điện được sản xuất trên một tấm wafer với
đường kính 200 hoặc 300 mm trước khi nó được cắt thành các chíp rời. Đa số các
IC được đóng gói kín trước khi được hàn vào bo mạch in (printed circuit boards PCB).
Sự phát triển nhanh chóng của công nghệ bán dẫn kết hợp với các hoạt động
tiếp thị của nhiều công ty cạnh tranh đã dẫn đến một loạt các thuật ngữ và từ viết
tắt, mà nghĩa của nó không nhất quán. Tùy thuộc vào quan điểm, vi mạch được
phân loại theo các tiêu chí khác nhau. Dưới đây ta đưa ra một số thuật ngữ để hiểu
sâu hơn về vấn đề này.
Kích thước của 1 chip (Die size) là một chuẩn đo kém cho một thiết kế
phức tạp bởi vì kích thư ớc hình học của một mạch tích hợp thì biến đổi theo giai
đoạn kỹ thuật, công nghệ chế tạo và các dạng thiết kế.
Số lượng transistor (transistor count) là số lượng transistor trên 1 chíp. Số
lượng transistor sẽ thể hiện tốt hơn kích thước của 1 chip. Tuy nhiên, so sánh giữa
các họ logic khác nhau là không chắc chắn lắm. Số lượng transistor cần thiết để
thực hiện một số chức năng nhất định giữa các họ khác nhau là khác nhau.
Cổng tương đương (Gate equivalents) cố gắng để nắm bắt một thiết kế
phần cứng phức tạp độc lập từ mạch điện thực tế và công nghệ chế tạo. Một cổng
tương đương (GE) đặt cho một cổng NAND 2 ngõ vào thì tương ứng với 4
MOSFETs trong CMOS tĩnh ; còn một flip-flop mất khoảng 7 GE. Mạch bộ nhớ
được đánh giá theo dung lượng lưu trữ trong bit. Cổng tương đương và dung lượng
bộ nhớ là cơ sở để người ta quy ước đặt tên dưới đây.
Độ phức tạp của mạch điện
small-scale integration (SSI)
medium-scale integration (MSI)
large-scale integration (LSI)
very-large-scale integration (VLSI)
ultra-large-scale integration (ULSI)

GEs của cổng logic và dung lượng nhớ
1–10
10–100
100–10 000
10 000–1 000 000
1 000 000 …

Trang - 1 -


Chương 1 - Giới thiệu
Ta cũng không nên quên r ằng mức độ phức tạp của mạch điện trên GE là
không có giá trị. Thay vì đến với thiết kế phức tạp, các kỹ sư được thử thách để tìm
ra giải pháp đơn giản và tối ưu nhất mà đáp ứng được các thông số kỹ thuật được
đưa ra trong một cách hiệu quả và đáng tin cậy.
1.1.2 Phân loại thiết kế vi mạch
Thiết kế vi mạch thường chia ra làm 3 loại:
 Thiết kế số (Digital IC design)
 Thiết kế tương tự (Analog IC design)
 Thiết kế tín hiệu hỗn hợp (Mixed-signal design)
Dù là thiết kế loại nào thì qui trình thiết kế cũng g ồm 2 giai đoạn chính:
 Thiết kế luận lý (Logical design - Front End design)
 Thiết kế vật lý (Physical design - Back End design)
Chip sau khi được thiết kế được đưa đến nhà máy sản xuất. Các công ty có
thể tự sản xuất chip của mình thiết kế, bán thiết kế cho các công ty khác, hoặc thuê
các công ty khác sản xuất cho mình (fabless company). Chip sau khi sản xuất sẽ
được kiểm tra trước khi đến với người tiêu dùng.
1.1.3 Thiết kế luận lý - Front End design:
1.1.3.1 Thiết kế số:
Sử dụng ngôn ngữ thiết kế phần cứng (Verilog-HDL, VHDL, System-C...) để
hiện thực các chức năng logic của thiết kế. Lúc này ta không cần quan tâm đến cấu
tạo chi tiết của mạch mà chỉ chú trọng vào chức năng của mạch dựa trên kết quả
tính toán cũng như sự luân chuyển dữ liệu giữa các thanh ghi (register). Đây là thiết
kế mức chuyển thanh ghi (RTL – Register Transfer Level). Sau đó thiết kế RTL sẽ
được mô phỏng để kiểm tra xem có thỏa tính đúng đắn của mạch hay không. Các
CADs phổ biến dùng thiết kế và mô phỏng RTL là: NC-Verilog, NC-VHDL (của
Cadence), ModelSim (của Mentor Graphics), VCS (của Synopsys).
Tiếp theo, thiết kế RTL được tổng hợp (synthesize) thành các cổng (gate) cơ
bản: NOT, NAND, XOR, MUX, … Quá trình này đư ợc thực hiện với sự trợ giúp
của các CADs chuyên dụng. Phổ biến hơn cả là Design Compiler (Synopsys),
Synplify (Synplicity), XST (Xilinx). Kết quả của quá trình tổng hợp không phải duy
nhất và tùy thuộc vào CADs cũng như thư viện các cổng và macro của nhà sản xuất
chip.
Nói chung thiết kế số được hỗ trợ rất nhiều bởi các công cụ thiết kế chuyên
dụng CADs so với 2 loại thiết kế còn lại.
1.1.3.2 Thiết kế tương tự:
Các thiết kế tương tự không được hỗ trợ đắc lực bởi CADs như thiết kế số.
Phần lớn công việc được thực hiện bởi con người (80%) và đòi hỏi nhiều kinh

Trang - 2 -


Chương 1 - Giới thiệu
nghiệm cũng như hiểu biết về cấu trúc vật lý, tham số đặc trưng, công nghệ sản xuất
của các linh kiện. Một điều may mắn là các thiết kế tương tự chủ yếu là các chip
quản lí năng lượng, ADC, DAC, DC-DC converter, PLL, VCO, … (các lĩnh vực mà
chip số chưa làm được hoặc không hiệu quả) chứa số lượng linh kiện ít hơn nhiều
so với các thiết kế số với hàng triệu transistor.
Xuất phát từ các thông số yêu cầu của chip và các ứng dụng mà các chip
analog sẽ được sử dụng, chuyên viên thiết kế chọn kiến trúc chip thích hợp (kinh
nghiệm có yếu tố quan trọng trong bước này). Sau đó, tham số của các linh kiện
trong kiến trúc đã chọn được tính toán và mô phỏng với các phần mềm chuyên
dụng. Các CADs thông dụng là HSpice (Synopsys), Star-Hspice (Avant Copr), IC
Design, Pspice (Cadence), IC Design (Mentor Graphics). Quá trình tính toán, mô
phỏng được thực hiện cho đến khi đạt được kết quả theo yêu cầu, đôi khi phải thay
đổi cả kiến trúc mạch.
Bên cạnh các mô phỏng miền thời gian, đáp ứng tần số, … một loại mô
phỏng thường hay sử dụng khi thiết kế chip analog là mô phỏng Monte-Carlo. Mô
phỏng này dùng để khảo sát tín hiệu ra khi có các thay đổi về điện áp nguồn, nhiệt
độ môi trường, sai số qui trình sản xuất…
1.1.3.3 Thiết kế tín hiệu hỗn hợp:
Ngày nay các chip thường có chức năng phức tạp và chứa đồng thời các khối
analog và digital. Bên cạnh các kĩ thu ật dùng cho analog và digital, các nhà thiết kế
phải tính đến những ảnh hưởng lẫn nhau của khối analog và digital (nhiễu, giao
thoa, ... ) để đảm bảo chúng hoạt động ổn dịnh. Ngôn ngữ mới được phát triển dùng
cho thiết kế chip tín hiệu hỗn hợp là AHDL (Analog Hardware Description
Language).
1.1.4 Thiết kế vật lý:
1.1.4.1Thiết kế layout:
Netlist thu được trong quá trình thiết kế luận lý được dùng để tạo layout cho
chip. Ở giai đoạn này các linh kiện (transistor, điện trở, tụ điện, cuộn cảm) và các
liên kết giữa chúng sẽ được tạo hình (hình dạng thực tế của các linh kiện và dây dẫn
trên wafer trong quá trình sản xuất). Thiết kế được tuân theo các qui luật (design
rules) của nhà sản xuất đưa ra. Các qui luật này phụ thuộc vào khả năng thi công và
công nghệ của nhà máy sản xuất. Có hai loại qui luật thiết kế là: lamda (λ) và qui
luật tuyệt đối. Với qui luật lamda thì các kích thư ớc phải là bội số của lamda, trong
khi qui luật tuyệt tuyệt đối sử dụng các kích thước cố định. Sử dụng qui luật lamda
giúp ta chuyển đổi thiết kế nhanh khi công nghệ thay đổi.
Thiết kế số được hỗ trợ lớn bởi CADs, từ việc sử dụng lại thư viện các cell
cơ bản cho đến place and route tự động. Chip analog đòi h ỏi các thiết kế chính xác
và các kĩ thu ật chuyên biệt để đảm bảo tương thích (matching) giữa các linh kiện
nhạy cảm, chống nhiễu (noise) và đáp ứng tần số.

Trang - 3 -


Chương 1 - Giới thiệu
1.1.4.2Kiểm tra DRC và LVS:

Hình 1.1 Qui trình thiết kế vi mạch.
Sau khi thiết kế xong layout và hoàn tất kiểm tra qui luật thiết kế (DRC design rule check), layout được xuất ra thành file netlist để đem so sánh với netlist
thu được trong quá trình thiết kế luận lý để kiểm tra tính đồng nhất của chúng. Nếu
không có sự tương đồng giữa 2 netlist thì phải kiểm tra và sửa lại layout cho đến khi
tương đồng. DRC và LVS được thực hiện bởi các tool chuyên dụng của Synopsys,
Candence hay Mentor Graphic. Sau đó toàn bộ quá trình thiết kế vật lý sẽ được xuất
ra 1 file (*.gds hay *.gds2) và gửi đến nhà máy sản xuất.
Chip sau khi sản xuất sẽ được kiểm tra (test) trước và sau khi đóng gói để
kiểm tra thông số trước khi được chuyển cho khách hàng hoặc đưa ra thị trường.
1.2 NHỮNG BƯỚC CƠ BẢN KHI CHẾ TẠO IC:
Để chế tạo một IC mới, người kỹ sư phải chuẩn bị rất nhiều khâu từ ý tưởng
thiết kế, chức năng chính của IC, tạo layout như thế nào, … Các bước cơ bản để chế
tạo một IC (dưới đây là ví dụ thiết kế một IC gồm có các khối : CPU, hệ thống
BUS, Ram, …) được liệt kê như sau:

Trang - 4 -


Chương 1 - Giới thiệu
1.2.1 Thiết kế hệ thống - System design
Phần thiết kế này đặc biệt quan trọng, người thiết kế thường là trưởng dự án.
Người thiết kế phải lý giải được 100% hệ thống sắp thiết kế. Người thiết kế cần
phải hiểu rõ nguyên lý hoạt động của toàn bộ hệ thống, các đặc điểm về công nghệ,
tốc độ xử lý, mức tiêu thụ năng lượng, cách bố trí các chân của linh kiện, các lược
đồ khối, các điều kiện vật lý như kích thước, nhiệt độ, điện áp...
Tất cả các bước thiết kế trong system design đều thực hiện thủ công mà
không có sự hỗ trợ đặc biệt nào từ các công cụ chuyên dụng.
Sau khi có bản thiết kế hệ thống, trưởng dự án sẽ chia nhỏ công việc ra cho
từng đội thiết kế. Mỗi đội sẽ đảm nhận một bộ phận nào đó trong hệ thống, ví dụ
đội CPU, đội bus, đội RAM, đội phần mềm, đội test...
1.2.2 Thiết kế chức năng - Function design
Phần này là bước kế tiếp theo của thiết kế hệ thống.
Trưởng nhóm sẽ là người quyết định chi tiết của từng khối dựa trên yêu cầu
hệ thống từ trưởng dự án. Các cuộc kiểm tra các thiết kế sẽ diễn ra hàng tuần giữa
các trưởng nhóm và trưởng dự án. Sau nhiều kiểm tra, thảo luận như vậy, một bản
mô tả khá chi tiết cho các khối sẽ được hoàn thiện dưới dạng document (word, pdf)
với hàng trăm sơ đồ khối (block diagram), biểu đồ thời gian (timing chart), các loại
bảng biểu.
Trưởng nhóm chịu trách nhiệm chia nhỏ công việc cho từng thành viên trong
đội. Ví dụ một người đảm nhận phần ALU, một người đảm nhận phần Decoder,...
Từng thành viên sẽ sử dụng các công cụ chuyên dụng để thiết kế từng bộ
phận (module) mình đảm nhận. Hiện nay, người ta dùng ngôn ngữ thiết kế phần
cứng chủ yếu là (Verilog-HDL, VHDL, System-C...) để hiện thực hóa các chức
năng logic. Người ta gọi mức thiết kế này là thiết kế mức RTL (Register Transfer
Level). Thiết kế mức RTL thì không cần quan tâm đến cấu tạo chi tiết của mạch
điện mà chỉ chú trọng vào chức năng của mạch dự a trên kết quả tính toán cũng như
sự luân chuyển dữ liệu giữa các register (flip-flop).
Ví dụ một đoạn code Verilog miêu tả một bộ mux 2 bit:
Code:
/* 2-1 SELECTOR */
module SEL ( A, B, SEL, OUT );
input A, B, SEL;
output OUT;
assign OUT = SEL2_1_FUNC ( A, B, SEL );
function SEL2_1_FUNC;
input A, B, SEL;
if ( SEL == 0 )
SEL2_1_FUNC = A;
else

Trang - 5 -


Chương 1 - Giới thiệu
SEL2_1_FUNC = B;
endfunction
endmodule
Thông thường các file text như trên được gọi là các file RTL (trường hợp
viết bằng ngôn ngữ Verilog hoặc VHDL).
Để kiểm tra tính đúng đắn của mạch điện, người ta dùng một công cụ mô
phỏng ví dụ như NC -Verilog (Native Code Verilog) hay NC-VHDL của hãng
Cadence, ModelSim của hãng Mentor Graphics. Quá trình kiểm tra lỗi (debug) sẽ
được lặp đi lặp lại trên máy tính cho tới khi thiết kế thỏa mãn yêu cầu từ trưởng
nhóm. Kết quả thu được sau giai đoạn này là các file RTL.
Trưởng nhóm sẽ tổng hợp các file RTL từ thành viên, ghép các module với
nhau thành một module lớn, đó chính là RTL cho cả khối mà nhóm đó phụ trách .
Trưởng nhóm sẽ dùng chương trình mô phỏng ( simulator) để mô phỏng và kiểm tra
tính đúng đắn của khối đó, nếu có vấn đề thì sẽ phản hồi lại cho thành viên yêu cầu
họ sửa.
Sau khi đã được kiểm tra , toàn bộ cấu t rúc RTL trên sẽ được đưa cho trưởng
dự án. Tương tự đối với các mo dule khác: bus, RAM,...
Các module trên lại được tiếp tục ghép với nhau để cấu thành nên một chip
hoàn chỉnh, bao gồm: CPU, system bus, RAM... chip này là kết quả thu được của
phần thiết kế chức năng.
1.2.3 Synthesis - Place – Route
Đây là bước chuyển những file RTL đã thiết kế ở phần 2 xuống mức thiết kế
thấp hơn. Các chức năng mức trừu tượng cao (RTL) sẽ được tổng hợp (synthesize)
thành các quan hệ logic (NOT, NAND, NOR, MUX,...).

Hình 1.2 Quá trình xử lý tổng hợp.
Các công cụ (tool) chuyên dụng sẽ thực hiện nhiệm vụ này, ví dụ như Design
Compiler của hãng Synopsys, Synplify của hãng Synplicity, XST của hãng

Trang - 6 -


Chương 1 - Giới thiệu
Xilinx.... Kết quả tổng hợp sẽ khác nhau tùy theo synthesis tool và thư viện. Thư
viện ở đây là bộ các "linh kiện" và "macro" - được cung cấp bởi các nhà sản xuất
bán dẫn. Ví dụ hãng NEC có một thư viện riêng, hãng SONY có một thư viện riêng,
hãng Xilinx cũng có thư viện của riêng mình. Việc chọn thư viện nào phụ thuộc vào
việc hãng nào s ẽ sản xuất chip sau này.
Kết quả của bước synthesis này là các "net-list" cấu trúc theo một tiêu chuẩn
nào đó, thường là EDIF (Electronic Design Interchange Format).
Net-list đánh dấu sự hoàn thành thiết kế chip ở mức độ “cao”.
1.2.4 Thiết kế Layout - Layout design
Phần này là khởi đầu cho thiết kế mức " thấp", thường được đảm nhiệm bởi
chuyên gia trong các hãng sản xuất bán dẫn. Họ sử dụng các công cụ CAD để
chuyển net-list sang kiểu data cho layout. Netlist sẽ trở thành bản vẽ cách bố trí các
transistor, tụ điện, điện trở,...

Hình 1.3 Layout của bộ so sánh 5 bit.
Ở đây phải tuân thủ nghiêm ngặt một thứ gọi là Design Rule. Ví dụ chip
dùng công nghệ 65nm thì phải dùng các kích thước là bội số của 65nm...
1.2.5 Thiết kế mặt nạ - Mask pattern design
Bước kế tiếp của layout design là thiết kế mặt nạ. Các bộ mặt nạ (cho các
ớc
sản
xuất khác nhau) sẽ được tạo ra dưới dạng data đặc biệt. Mask data sẽ được

gửi tới các nhà sản xuất mask để nhận về một bộ mask kim loại phục vụ ch o công
việc sản xuất tiếp theo.
1.2.6 Sản xuất mask
Mask được xem như là cái khuôn để đúc vi mạch lên tấm silicon. Công nghệ
sản xuất mask hiện đại chủ yếu dùng tia điện tử (EB - Electron Beam). Các điện tử
với năng lượng lớn (vài chục keV) sẽ được vuốt thành chùm và được chiếu vào lớp
film Crom đặt trên bề mặt tấm thủy tinh. Phần Cr không bị che bởi mask (artwork)
sẽ bị phá hủy, kết quả là phần Cr không bị chùm electron chiếu vào sẽ trở thành
mask thực sự. Một chip cần khoảng 20 tới 30 mask . Giá thành các tấm mask này
cực đắt.

Trang - 7 -


Chương 1 - Giới thiệu
1.2.7 Chuẩn bị wafer
Đây là bước tinh chế cát (SiO2) thành Silic nguyên chất (99.999999999%).
Silic nguyên chất sẽ được pha thêm tạp chất là các nguyên tố nhóm 3 hoặc nhóm 5.
Phần này sẽ được trình bày chi tiết ở chương sau . Silicon sẽ được cắt thành các tấm
tròn đường kính 200mm hoặc 300m m với bề dày cỡ 750um. Một số công ty chuyên
sản xuất silicon wafer. Chẳng hạn Shin'Etsu là công ty cung cấp khoảng 40%
silicon wafer cho thị trường bán dẫn Nhật Bản.

Hình 1.4 Tấm wafer hoàn chỉnh.
1.2.8 Các quá trình xử lý wafer
Tất cả được thực hiện trong môi trường siêu sạch (ultra clean room). Sau đây
là một số bước xử lý trong clean room:
* Rửa (wet process): đây là bước làm sạch wafer bằng các dung dịch hóa
học. Ví dụ APM (hỗn hợp NH 4OH/H2O2/H2O) dùng để làm sạch các chất bẩn như
bụi trong không khí, b ụi từ người bay ra; HPM (hỗn hợp HCl/H 2O2/H2O) dùng làm
sạch các tạp chất và kim loại hiếm (Cu, Au, Pt...); HPM (hỗn hợp H 2SO4/H2O2) làm
sạch các tạp chất hữu cơ (resist) và kim loại (Ze, Fe...); DHF (axit HF loãng) dùng
để loại bỏ các phần SiO 2 không cần thiết.
* Ô-xi hóa (Oxidation): tạo SiO 2 trên bề mặt wafer trong đó lớp SiO 2 mỏng
cỡ 1 tới 2 nanomet sẽ trở thành gate của transistor. Tại sao người ta phải tạo ra lớp
mỏng SiO 2 và tạo như thế nào sẽ được trình bày ở chương sau.
* CVD (Chemical Vapor Deposition): tạo các lớp film mỏng trên bề mặt
wafer bằng phương pháp hóa học (SiO 2, Si3N4. Poly-Si, WSi2). Ví dụ có thể dùng
CVD ở áp suất thấp trong môi trường SiH 4 và H2 để tạo ra lớp poly -Si (Si đa tinh
thể) để làm điện cực cho transistor.
* Cấy Ion (Ion implantation): Sử dụng các nguồn ion năng lượng cao (vài
chục tới vài trăm keV, nồng độ cỡ 2E -15 cm-3) bắn trực tiếp lên bề mặt Si nhằm
thay đổi nồng độ tạp chất trong Si. Ví dụ bắn các ion As để tạo ra vùng n+ để làm
source và drain cho MOSFET.
* Cắt (etching): loại bỏ các phần SiO2 không cần thiết. Có hai loại: wetetching dùng axit HF loãng để hòa tan SiO2; dry -etching dùng plasma để cắt SiO2
khỏi bề mặt Si.

Trang - 8 -


Chương 1 - Giới thiệu

Hình 1.5 Quá trình sản xuất tấm wafer.
* Photolithography: phương pháp xử lý quang học để chuyển mẫu mặt nạ lên
bề mặt wafer. Wafer sẽ được phết một lớp dung dịch gọi là resist, độ dày của lớp
này khoảng 0.5um. Ánh sáng sẽ được chiếu lên mask, phần ánh sáng đi qua sẽ làm
mềm resist. Sau khi rửa bằng dung dịch đặc biệt (giống tráng ảnh), phần resi st
không bị ánh sáng chiếu vào sẽ tồn tại trên wafer như là mask (trong trường hợp
này resist là loại positive).

Trang - 9 -


Chương 1 - Giới thiệu
* Sputtering: Là phương pháp phủ các nguyên tử kim loại (Al, Cu) lên bề
mặt wafer. Ion Ar+ với năng lượng khoảng 1 keV trong môi trường plasma sẽ bắn
phá các target kim loại (Al, W, Cu), các nguyên tử kim loại sẽ bật ra bám lên bề mặt
wafer. Phần bị phủ sẽ trở thành dây dẫn nối các transistor với nhau .
* Annealing: Xử lý nhiệt giúp cho các liên kết chưa hoàn chỉnh của Si (bị
damaged bởi ion implantation etc.) sẽ tạo liên kết với H+. Việc này có tác dụng làm
giảm các trap năng lượng tại bề mặt Si và SiO2.
* CMP (Chemical Mechanical Polishing): Làm phẳng bề mặt bằng phương
pháp cơ-hóa. Đây là kỹ thuật mới được áp dụng vào semiconductor process. Có tác
dụng hỗ trợ thêm cho các xử lý như photolithography, etching etc.
1.2.9 Kiểm tra - Đóng gói - Xuất xưởng
Các xử lý ở phần 3 sẽ được lặp đi lặp lại nhiều lần tùy thuộc vào mức độ
phức tạp của chip. Cuối cùng chip sẽ được cắt rời (một tấm wafer 300mm có thể tạ o
được khoảng 90 con chip Pentium IV). Một loạt các xử lý khác như back grinding
(mài mỏng phần mặt dưới của chip), bonding (nối ra các pins, dùng chì mạ vàng
hoặc đồng), mold (phủ lớp cách điện), marking (ghi tên hãng sản xuất), ....
1.3 CÂU HỎI ÔN TẬP:
Câu 1. Nêu qui trình các bước thiết kế vi mạch cho thiết kế số?
Câu 2. Các bước cơ bản khi chế tạo IC ?
Câu 3. Khái niệm wafer là gì?
Câu 4. Nêu chi tiết các quá trình xử lý wafer ?

Trang - 10 -


Chương 2 - Lý thuyết Transistor MOS

Chương 2

LÝ THUYẾT CƠ BẢN VỀ TRANSISTOR MOS

1.4 VẬT LIỆU DẪN ĐIỆN, CÁCH ĐIỆN VÀ VẬT LIỆU BÁN DẪN:
1.4.1 Khái niệm:
Vật liệu dẫn điện (conductor) là vật liệu tồn tại rất nhiều các điện tử tự do.
Các điện tử này sẽ chuyển động có hướng dưới sự ảnh hưởng của điện áp.
Một vật liệu cách điện (insulator) là vật liệu không có điện tử tự do. Các
điện tử được liên kết bền với các nguyên tử khác.
Vật liệu bán dẫn (semiconductor) là một vật liệu cách điện mà nó có đặc
tính gần với vật liệu dẫn điện. Chất bán dẫn thì cần một điều kiện nào đó tác động
thì mới có thể dẫn điện (điện áp, nhiệt độ, …) tuy nhiên tác động đó là nhỏ. Ví dụ,
chỉ cần tăng nhiệt độ của một chất bán dẫn vài độ là nó có khả năng dẫn điện. Hình
ảnh của các chất được cho như ở hình 2.1
Chất dẫn điện
Chất cách điện
Chất bán dẫn
Hình 2.1: Vật liệu dẫn điện, cách điện hay bán dẫn là phụ thuộc vào số điện tử tự
do trong vật liệu đó.
Nếu chúng ta có thể tìm một vật liệu mà nó có thể dẫn điện hoặc là ngưng
dẫn như ta mong muốn, thì vật liệu đó sẽ là rất hữu ích cho công việc của chúng ta.
Chúng ta có thể sử dụng nó để bật tắt các thiết bị điện. Hầu như chúng ta có thể làm
được rất nhiều việc nếu như chúng ta điều khiển được quá trình dẫn điện thông qua
một mạch điện. Đó là thế mạnh cho chúng ra khi sử dụng vật liệu bán dẫn.
Trước khi chúng ta có thể bắt đầu hiểu các thuộc tính của một chất bán dẫn,
chúng ta cần hiểu một vài điều về bản chất của các nguyên tử tạo thành các chất bán
dẫn. Các chất được cấu tạo từ các nguyên tử (nguyên tử gồm có nhân và các điện tử
chuyển động xung quanh). Như vậy, vật liệu tạo nên chất bán dẫn là vật liệu mà khi
cần một năng lượng tác động vào thì các đi ện tử mới có thể thắng được lực liên kết
với nhân và chuyển động tự do.

Trang - 11 -


Chương 2 - Lý thuyết Transistor MOS
1.4.2 Nguyên liệu bán dẫn:
Silicon là vật liệu mà nó có đặc tính là có rất ít năng lượng giữa vùng dẫn và
ngắt. Khác biệt nhỏ trong năng lượng này làm cho nó là một vật liệu rất phổ biến để
sử dụng trong IC. Không cần nhiều năng lượng để giải phóng các điện tử trong cấu
trúc của silicon, chuyển trạng thái của silicon từ vùng ngưng dẫn sang vùng dẫn.
Một điều may mắn, silicon thì rất phong phú trong thiên nhiên. Nó được tìm
thấy trên khắp hành tinh trên bãi biển cát của chúng ta dưới dạng silicon dioxide
(SiO2). Silic và oxy được gắn với nhau bằng các liên kết điện tử. Những kết nối này
là liên kết không bền và có thể cho phép các electron rời khỏi phân tử. Các đường
thẳng trong hình 2.2 đại diện cho những liên kết điện tử trên.

Hình 2.2: Liên kết giữa oxy và silic trong phân tử SiO2
Nguyên tử silic sau khi tách từ phân tử SiO2 sẽ được tổ chức thành các tinh
thể silic lớn, giống như là tinh thể kim cương. Đây là một vật liệu tinh khuyết, các
điện tử có thể dễ dàng tách chúng ra khỏi liên kết, như ở hình 2.3

Hình 2.3: Tinh thể silic tinh khuyết được tổ chức từ các nguyên tử silic
Ở nhiệt độ gần 0 độ, tất cả các điện tử từ các nguyên tử trong tinh thể silicon
được liên kết giữ các tinh thể lại với nhau. Khi nhiệt độ của tinh thể tăng lên, các
nguyên tử trong tinh thể bắt đầu chuyển động. Tại nhiệt độ phòng (27 độ), các
nguyên tử chuyển động đủ để cung cấp năng lượng cho một số electron có thể phá
vỡ liên kết và nhảy vào vùng dẫn.

Trang - 12 -


Chương 2 - Lý thuyết Transistor MOS
Silicon tinh khiết thì không thực sự dẫn dưới dạng thô của nó. Để có thể dẫn
điện, chúng tôi có thêm một số tạp chất nhỏ, được lựa chọn tốt mà sẽ cho phép
nhiều electron hơn phải được giải phóng ở nhiệt độ hợp lý. Bằng cách kiểm soát
việc bổ sung các tạp chất, chúng ta có thể tạo ra chất dẫn điện mà có khả năng kiểm
soát.
Trong phần tiếp theo, chúng ta sẽ thấy quá trình pha 2 chất khác nhau để tạo
ra một chất bán dẫn.
1.4.3 Vật liệu loại N:
Như chúng ta đã thảo luận, các tinh thể này được xây dựng tốt. Hàng và cột
của các nguyên tử được xếp gọn gàng và đẹp mắt. Tất cả các nguyên tử liên kết với
nhau thì được xếp đều nhau. Trong trung tâm của mạng tinh thể, các electron của
mỗi nguyên tử được chia sẻ với các nguyên tử xung quanh, không có dư thừa hoặc
thiếu. Các điện tử được liên kết với nhau. Đó là tinh thể silic tinh khiết.

Hình 2.4: Một lớp trong tinh thể silic
Tinh thể silic là một chất cách điện rất tốt trong trạng thái bình thư ờng. Rất ít
khi tinh có sự tạo ra điện tử tự do ngẫu nhiên trong tinh thể silic mà chúng ta sử
dụng cho việc dẫn điện.
Tu nhiên, sau một thời gian chúng ta muốn tạo ra một số điện tử tự do để có
thể tạo ra sự dẫn điện trong tinh thể. Chúng ta tạo ra bằng cách: thay thế một
nguyên tử silicon bằng một nguyên tử có đặc tính khác. Chúng ta sẽ sử dụng một
nguyên tử mà nó muốn liên kết với các nguyên tử silicon xung quanh, nhưng khi
thay thế nguyên tử silicon thì nguyên tử đó sẽ có thừa 1 điện tử tự do.

Hình 2.5: Một nguyên tử silicon được thay thế bởi một nguyên tử khác mà có
thừa 1 điện tử tự do.
Chúng ta phải chọn nguyên tử mới này một cách chính xác. Nếu nó không có
kích thước phù hợp, chúng ta sẽ không thể làm thành một tinh thể tốt với nó. Ngoài
ra, nguyên tử cần phải có số liên kết đúng và số điện tử đúng.
Bằng cách thêm vào tạp chất phù hợp, chúng ta chắc chắn rằng vật liệu đó sẽ
có điện tử tự do ở dưới mọi điều kiện tại mọi thời điểm. Không có một trường hợp

Trang - 13 -


Chương 2 - Lý thuyết Transistor MOS
ngẫu nhiên nào xảy ra. Lúc này, chúng ta đã có các đi ện tử tự do để tạo ra những vật
liệu hữu ích. Chúng ta có thể đặt một điện áp đi qua khối tinh thể này và tạo ra sự di
chuyển của các điện tử tự do đó từ nơi này đến nơi khác.
Khi có điện tích tự do, sự di chuyển của các hạt mang điện được xem như có
giá trị âm, sự sắp xếp của các nguyên tử như vậy được xem như là vật liệu loại N.
Vật liệu loại N thì mang điện tích âm.
Trong thực tế, người ta thường thêm vào tinh thể silicon một số nguyên tử
Photpho (P), nguyên tử P có 5 điện tử hóa trị, khi tạo liên kết với 4 nguyên tử Si
khác vẫn còn 1 điện tử hoá trị tự do. Điện tử tự do này sẽ dẫn đến mạng liên kết này
bị thừa điện âm. Mạng lưới này được gọi là bán dẫn loại N (negative). Việc cấy
nguyên tử P vào tinh thể silicon được thể hiện như ở hình 2.6.

Hình 2.6: Tinh thể silicon được cấy thêm nguyên tử P.
1.4.4 Vật liệu loại P:
Chúng ta cũng thêm vào tinh thể silicon một nguyên tử khác giống như đã
làm cho vật liệu loại N. Tuy nhiên, lần này chúng ta thêm vào tinh thể silicon một
nguyên tử có số điện tử ít hơn nguyên tử silic. Trong trường hợp này, tinh thể không
có đủ điện tử. Khi đó trong tinh thể sẽ tạo ra một “lỗ trống”.

Hình 2.7: Tinh thể silicon được cấy thêm nguyên tử thiếu 1 điện tử, tinh thể tạo
thành một “lỗ trống”.
Lỗ trống được coi là điện tích dương, nó có khuynh hướng hút các điện tử để
hoàn thành liên kết. Một vật liệu được tạo ra như vậy được biết đến như là vật liệu

Trang - 14 -


Chương 2 - Lý thuyết Transistor MOS
loại P (vật liệu loại P được biết đến như là vật liệu có cực tính dương - positive).
Chúng ta loại bỏ một điện tích âm, vì vậy ta gọi nó là vật liệu có tính dương.
Trong thực tế, một nguyên tử silicon có chứa 4 điện tử hóa trị, một nguyên tử
Boron có chỉ có ba. Vì vậy, nếu một nguyên tử silicon được thay thế bởi một
nguyên tử boron trong một tinh thể silicon, có sự thiếu hụt của một điện tử để tạo
thành một liên kết với các nguyên tử silicon lân cận. Do sự thiếu hụt này, một lỗ
trống được tạo ra là tương đương với sự hiện diện của điện tích dương. Khi di
chuyển lỗ, nguyên tử boron ở lại phía sau như một điện tích âm tĩnh. Việc thay thế
của các nguyên tử có 3 electron hóa trị (như Bo, nhôm, Gali) được quy vào là vật
liệu loại P. Vật liệu loại P được tạo ra sau khi thay thế nguyên tử Si bằng nguyên tử
B như ở hình 2.8.

Hình 2.8: Tinh thể silicon được cấy thêm nguyên tử P.
1.4.5 Tiếp giáp PN:
Trong thực tế, ta đã thay thế nhiều nguyên tử trong các khối silicon chứ
không phải chỉ một nguyên tử. Các vật liệu loại P thiếu một số ít điện tử (như chúng
ta mong muốn) và vật liệu loại N có thêm các điện tử.
Các nguyên tử chúng ta thay thế, có điện trở suất thấp hơn so với vật liệu
cách điện, và dễ dàng trở thành vật liệu dẫn điện. Chúng ta có thể kiểm soát điều
này bằng cách chọn một số nguyên tử thêm vào và quyết định chính xác số lượng
cần thêm.
Hình 2.9 là hai mảnh vật liệu bán dẫn. Chú ý làm thế nào các điện tử (mang
điện âm) và lỗ trống (mang điện dương) cách đều nhau tương ứng trong vật liệu.

Hình 2.9: Chất bán dẫn loại P và loại N được tạo ra.

Trang - 15 -


Chương 2 - Lý thuyết Transistor MOS
Điều khiển sự di chuyển của các điện tử tự do từ vật liệu loại N vào các lỗ
trống của bán dẫn loại P thì nó cho chúng ta một năng lượng để điều khiển các
mạch logic. Phần tiếp theo sẽ cho chúng ta biết được nguyên nhân tại sao.
Khi ta đặt một mẫu vật liệu loại P tiếp xúc với vật liệu loại N, một điều tất
yếu sẽ xảy ra. Tất cả các điện tử tự do trong vật liệu loại N nhìn thấy các lỗ trong
vật liệu loại P. Các điện tử tự do và lỗ trống sẽ hút nhau do sự trái ngược cực tính
của nó.
Các lỗ trống và electron di chuyển ngược với nhau và chồng chất lên nhau
nhằm chống lại sự ngăn cách ở mối nối giữa 2 vật liệu. Lúc này mật độ của điện tử
và lỗ trống tăng đáng kể tại lớp tiếp giáp giữa 2 vật liệu.

Hình 2.10: Chất bán dẫn loại P và loại N được đặt gần nhau tạo ra một tiếp giáp
giữa chúng.
Tuy nhiên, ở đây có một hàng rào ngăn cách. Các điện tử tự do cũng như lỗ
trống không thể vượt qua phía bên kia. Hàng rào ngăn cách giữa vật liệu loại P và
loại N này được gọi là một rào cản điện thế. Đặt một mẫu vật liệu loại P vào một
mẫu vật liệu loại N thì ta được một tiếp giáp PN. Câu hỏi đặt ra là tại sao các điện
tử không thể vượt qua rào cản điện thế để đi vào vật liệu bên kia?
Khi chúng chọn hai vật liệu để thêm vào tinh thể silicon, chúng ta đã lựa
chọn rất cẩn thận. Về phía vật liệu loại N, chúng ta cấy ghép các vật liệu mà có điện
tử tự do có mức năng lượng thấp hơn vật liệu dẫn điện. Về phía vật liệu loại P,
chúng ta cấy ghép các vật liệu mà có điện tử có mức năng lượng cao hơn vật liệu
dẫn điện một chút. Điện tử tự do bên phía vật liệu loại N thì có mức năng lượng
thấp hơn so mức năng lượng mong muốn của các lỗ trống. Vật liệu loại P thì có tiêu
chuẩn cao hơn.
Tất cả những gì chúng ta cần làm bây giờ là thêm một số năng lượng vào hệ
thống để có thể đẩy các electron tự do qua hàng rào điện thế. Khi ta thêm nhiều
năng lượng hơn một chút, các điện tử có thể chảy sang vật liệu loại P. Ở đây, chúng
ta có thể kiểm soát số lượng điện tử chảy sang bán dẫn loại P bằng cách kiểm soát
mức năng lượng mà ta đặt vào bán dẫn loại N.

Trang - 16 -


Chương 2 - Lý thuyết Transistor MOS

Hình 2.11: Điện tử ở bán dẫn loại N không thể nhảy sang bán dẫn loại P nếu
không thêm vào năng lượng cho nó.
Trong trường hợp này, làm cách nào để chúng ta có thể cung cấp năng lượng
bổ sung để các điện tử có thể nhảy qua hàng rào? Câu trả lời là chúng ta thêm năng
lượng vào hệ thống bằng cách cấp một nguồn điện áp vào mối nối PN, mục tiếp
theo sẽ giới thiệu cho chúng ta rõ hơn v ề vấn đề này.
1.5 PHÂN CỰC CHO MỐI NỐI PN:
Khi ta tăng giá trị điện áp đặt trên 2 đầu mối nối PN, các điện tử bên phía vật
liệu loại N sẽ có đủ năng lượng để chảy sang vật liệu loại P. Các điện tử sẽ đi theo
một hướng từ phía vật liệu loại N sang vật liệu loại P còn các lỗ trống sẽ đi theo
chiều ngược lại. Vì vậy, nếu ta kết nối nguồn chính xác và nó đủ lớn, ta sẽ nhận
được một dòng đi ện chạy qua mối nối PN.

Hình 2.12: Khi được cấp nguồn, các điện tử bên lớp N sẽ chảy sang lớp P, lưu ý
là chiều điện tử ngược với chiều dòng điện.

Trang - 17 -


Chương 2 - Lý thuyết Transistor MOS
Chú ý, hướng đi của các điện tử tự do là ngược hướng so với hướng đi của
dòng điện, được mô tả như hình 2.12.
Khi ta cấp một nguồn điện áp dương đến vật liệu loại P, các điện tử bên phía
vật liệu loại N sẽ bị hút với một lực lớn hơn. Các điện tử bên bán dẫn loại N sẽ được
cung cấp nhiều năng lượng hơn do lực hút lớn hơn. Khi tăng điện áp dương, các
điện tử sẽ nhận được nhiều năng lượng hơn nữa, và sự khác biệt về năng lượng giữa
hai vật liệu sẽ giảm xuống.
Khi sự khác biệt về năng lượng giữa hai vật liệu giảm xuống, nhiệt năng
trong hệ thống sẽ bắt đầu để đẩy các đẩy các điện tử tự do ở gần tiếp giáp, các điện
tử này sẽ băng qua mối nối. Vì vậy, sự dẫn điện được bắt đầu.
Nếu ta tiếp tục tăng điện áp thì sẽ tiếp tục hút các điện tử chảy qua mối nối,
và khi ta tăng đến một giá trị nào đó thì tất cả các điện tử đều có đủ năng lượng để
chảy qua mối nối PN. Tại thời điểm này, mối nối PN được xem như đã dẫn điện
hoàn toàn. Bây giờ chúng ta có một điện trở. Dòng điện sẽ tăng tuyến tính với điện
áp cấp trên nó.
Khi tiế p giáp trở thành chất dẫn điện, nó được xem như là được phân cực
thuận (Forward Biased). Lỗ trống di chuyển qua mối nối theo cùng chiều dòng
điện còn các điện tử được di chuyển theo hướng ngược lại.
Nếu chúng ta tăng hiệu điện thế giữa 2 đầu mối nối hơn nữa, dòng điện sẽ
không còn tăng một cách tuyến tính nữa. Cuối cùng, sự tăng lên của dòng điện được
dừng lại và trở thành không đổi. Giá trị này được gọi là dòng điện bảo hòa. Hình
2.13 mô tả quá trình tăng của dòng điện đến giá trị bão hòa.

Hình 2.13: Khi tăng giá trị điện áp phân cực, dòng đi ện sẽ tăng tuyến tính cho đến
khi đạt giá trị bão hòa.
Bây giờ, nếu ta cấp nguồn theo chiều ngược lại (nghĩa là cực dương nối vào
tiếp bán dẫn loại N và cực âm nối vào bán dẫn loại P), lúc này ta sẽ giảm năng
lượng của các điện tử trong bán dẫn loại N. Thay vì làm giảm sự khác biệt về năng

Trang - 18 -


Chương 2 - Lý thuyết Transistor MOS
lượng giữa hai lớp bán dẫn, chúng ta sẽ tăng sự khác biệt hơn nữa. Khi đó sẽ không
có hiện tượng gì xảy ra, nghĩa là không có gì di chuyển của các điện tử. Lúc này
tiếp giáp không dẫn điện, trường hợp này tiếp gián được gọi là phân cực nghịch
(Reverse Biased).

Hình 2.12: Khi bị phân cực nghịch, các điện tử bên bán dẫn loại N và lỗ trống bên
bán dẫn loại P bị đẩy xa vùng tiếp giáp.
Nếu ta phân cực nghịch với một giá trị điện áp đủ lớn, tại một giá trị nào đó
nó sẽ làm phá vỡ tiếp giáp PN. Giá trị được xem là điện áp đánh thủng (điện áp
phân cực ngược cực đại mà tiếp giáp PN có thể chịu được). Thông thường, điện áp
đánh thủng sẽ là khá cao, tuy nhiên, nó còn phụ thuộc vào từng linh kiện được chế
tạo. Vì vậy, đối với hầu hết các mục đích của chúng ta, chúng ta có thể phân cực
nghịch mối nối PN với một điện áp phù hợp để nó không dẫn. Phân cực ngược mối
nối PN là rất hữu ích trong vi mạch.
1.6 TRANSISTOR BÁN DẪN:
1.6.1 Hiệu ứng trường:
Chất bán dẫn có những đặc tính rất thú vị. Một đặc tính đặc biệt hữu ích
được biết đến đó là hiệu ứng trường.
Nếu chúng ta lấy một mẫu vật liệu loại N và đặt vào nó một điện áp , lúc đó
chúng ta sẽ nhận được một dòng điện.
Chúng ta đặt một điện áp “gần” với chất bán dẫn, điện áp này chưa chạm
trực tiếp vào chất bán dẫn (điện áp đặt vào là một điện áp dương) . Điện áp sẽ hút tất
cả các điện tử tự do trong chất bán dẫn, thậm chí hút được cả những điện tử ở
khoảng cách xa.
Ảnh hưởng của điện áp đặt ở gần đó tạo ra một trường tập hợp tất cả các điện
tử trong vật liệu loại N. Một vùng mang điện tích dương hoặc điện tích âm được tạo
ra từ một khoảng cách được gọi là hiệu ứng trường.

Trang - 19 -


Chương 2 - Lý thuyết Transistor MOS
Điện trường mà được đưa ra từ điện áp thì đã có hiệu ứng là làm tăng số
lượng của các điện tử gần bề mặt của chất bán dẫn và do đó điện trở giảm xuống
(tăng số lượng điện tử tự do). Nếu điện trở giảm xuống, chúng ta sẽ nhận được dòng
điện tăng lên. Điều này vẫn không phải là một chuyển mạch. Chúng ta muốn ngăn
cản dòng điện ch ứ không phải làm tăng nó.

Hình 2.13: Nếu vật liệu bán dẫn có thể tập trung được tất cả các điện tử tự do,
dòng điện có thể chảy từ cực nguồn (Source) đến cực máng (Drain).
Bây giờ nếu chúng ta đặt một điện áp âm gần vật liệu bán dẫn. Tất cả các
ện
tử
đi
sẽ bị đẩy sang phía bên kia nguồn cung cấp. Với điện áp âm, được đặt gần
các vật liệu bán dẫn, nó sẽ đẩy tất cả các điện tử đi ra xa. Bằng cách đẩy các điện tử
đi, chúng ta có được một hiệu ứng tạo lỗ trống, hay nói khác hơn là vật liệu loại P, ở
gần khu vực điện áp âm của chúng ta.
Khi bạn tăng điện áp âm, lỗ trống được tạo ra nhiều hơn nữa. Các lỗ trống
mang điện tích dương được tạo ra hút điện áp âm.
Khi đó, chúng ta cuối cùng đã tạo ra đủ vật liệu loại P. Thực tế, chúng ta tạo
ra 2 lớp tiếp giáp PN mà ở giữa chính là lớp bán dẫn mà ta cần. Mỗi tiếp giáp là một
phân cực thuận, nhưng khác ở chỗ là phân cực đảo ngược nhau. Như chúng ta đã
biết, các điện tử thì không thể chuyển qua lớp tiếp giáp một cách dễ dàng. Do đó
không có dòng điện chạy qua.

Hình 2.14: Nếu một trường lỗ trống được hút vào giữa của vật liệu bán dẫn, tiếp
giáp PN lúc này ngăn cản dòng chạy qua nó.

Trang - 20 -


Tài liệu bạn tìm kiếm đã sẵn sàng tải về

Tải bản đầy đủ ngay

×