Tải bản đầy đủ

báo cáo thiết kế luận lý số lab 5

TRƯỜNG ĐẠI HỌC CÔNG NGHỆ THÔNG TIN
KHOA KỸ THUẬT MÁY TÍNH

LỚP CE118.H12.1
--------------------------------

BÁO CÁO THỰC HÀNH LAB 5
THIẾT KẾ LUẬN LÝ SỐ

NHÓM THỰC HIỆN 9
Trương Hoàng Minh_14520536
Nguyễn Văn Nam_14520559


Thực hành: Thiết kế Luận lý Số (CE118)

LAB 5: THIẾT KẾ SIMPLE CONTROL UNIT
I. Mục tiêu
Trong bài Lab này sinh viên sẽ
- Thiết kế một simple Control Unit để thực hiện phép toán
S=1+2+3+…+n

Với n là input được nhập từ ngõ vào.
- Hiện thực thiết kế bằng Schematic
II.

Nội dung thực hành
Dựa vào simple DATAPATH đã được thiết kế trong Lab 4 và các lý thuyết liên quan, sinh
viên sẽ tiến hành thiết kế Control Unit phù hợp với yêu cầu của bài Lab bằng mạch
Schematic. (Sinh viên tham khảo thêm DATAPATH được thiết kế trong Lab 4)

III. Sinh viên chuẩn bị
1. Viết giải thuật với mã giả (pseudo code) để thực hiện yêu cầu bài Lab.
o Data = Import , Sum = 0
o If data = 0 >>> Output = Sum >>> End
o While data # 0
o Sum = Sum + data
o Data = Data – 1
o End while
o Output = Sum

2


Thực hành: Thiết kế Luận lý Số (CE118)

2. Xác định lưu đồ chuyển trạng thái của Control Unit

3


Thực hành: Thiết kế Luận lý Số (CE118)

3. Xây dựng bảng chuyển trạng thái – Sử dụng FF-D

Ta có:
Q1(NEXT) = S1.(Data=0) + S1.(Data#0) + S2.(Data=0) + S2.(Data#0)
= S1 + S2 = Q1’.Q0 + Q1.Q0’
= Q1 Xor Q0.
Q0(NEXT) = S0.(Start=1) + S1.(Data=0) + S2.(Data=0)
= Q1’.Q0’.(Start=1) + (Data=0).(Q1’.Q0 + Q1.Q0’)
= Q1’.Q0’.(Start=1) + (Data=0).(Q1 Xor Q0)


4


Thực hành: Thiết kế Luận lý Số (CE118)

4. Lập bảng các giá trị ngõ ra (output) của Control Unit để thực hiện giải thuật trên
Ta có: Datapath từ lab 4 có các Input như sau

-

Set = S0. Start = 1 = Q1’.Q0’.Start
Enable = S2 = Q1.Q0’

- Tín hiệu khởi tạo giá trị ban đầu
- Tín hiệu cho phép thực hiện đếm

5


Thực hành: Thiết kế Luận lý Số (CE118)

IV.

Thực Hiện
 Thiết kế tổng quát:

o
Mạch gồm 5 input. Và 8 output.
 SW5 là tín hiệu Start. Khi Start bằng 1. Chương trình bắt đầu thực hiện cộng.
 KEY0 là tín hiệu xung clock cho mạch
 SW0 đến SW3 là 4 ngõ vào để nhập số n 4 bit
 LEDR0 đến LEDR3 để hiện thị kết quả sau khi cộng
 LEDR4 là cờ zero. Led sáng khi kết quả phép cộng là 0. ( khi n nhập vào là 0)
 LEDR6 và LEDR5 hiện thị trạng thái q1 và q0 của chương trình.
 LEDR9 thể hiện trạng thái DONE. Led sáng khi chương trình thực hiện xong.
Mô tả hoạt động:
 Khi n nhập vào. Qua mỗi xung clock. Nếu Start = 0. Trạng thái S0 lặp lại liên tục. Khi
Start = 1. Giá trị n được đưa vào bộ đếm.
 LEDR 5 sáng. Biểu diễn trạng thái S1. Nếu n nhập vào là bằng 0. Chuyển thẳng qua
trạng thái S3. Led 5 6 sáng. Đồng thời tín hiệu DONE được bật lên 1, Led 9 sáng.
 Ngược lại. Khi n # 0. Chuyển qua trạng thái S2. Led 6 sáng. Led 5 tắt ( 10 ). Bắt đầu thực
hiện đếm. giảm dần n. nếu n vẫn khác 0. Duy trì ở trạng thái S2. Cho đến khi n = 0.
Chuyển qua trạng thái S3. Tín hiệu DONE sáng. Kết quả hiện thị qua các LED như mô tả
ở trên.

6


Thực hành: Thiết kế Luận lý Số (CE118)
Mạch chi tiết của chương trình:

( Phần code được đính kém trong báo cáo nộp online )

7


Thực hành: Thiết kế Luận lý Số (CE118)
 Kết quả mô phỏng trên KIT
Trường hợp n nhập vào = 0. Sum ban đầu = 0. Led 4 sáng. Start = 1. Trạng thái S0(00)

Start = 1. Chuyển qua trạng thái S1(01). Lúc này n đưa vào bộ xử lí

Vì n bằng 0. Chuyển trực tiếp qua trạng thái s3(11). Đồng thời Led DONE sáng.

8


Thực hành: Thiết kế Luận lý Số (CE118)
Trường hợp n nhập vào khác 0. ( Trong hình là n = 4). Ban đầu Sum = 0. Trạng thái S1

Vì n khác 0. Chuyển qua trạng thái S2(10). Led 6 sáng. Sum # 0. Led ZERO tắt. Sum = n = 4.
Led 2 sáng.

Tiếp theo. N giảm 1 = 3. Vẫn khác 0. Tiếp tục trạng thái S2. Sum = 4 + 3 = 7.
Led 2 1 0 sáng. ( 1 1 1)

9


Thực hành: Thiết kế Luận lý Số (CE118)
Tiếp theo. N giảm = 2. Tiếp tục trạng thái S2. Sum = 7 + 2 = 9.
Led 3 và Led 0 sáng. ( 1001)

Tiếp theo N = 1. Tiếp tục trạng thái S2. Sum = 9 + 1 = 10.
Led 3 và Led 1 sáng ( 1 0 1 0).

N giảm = 0. Chuyển sang trạng thái S3(11). 2 Led trạng thái đều sáng. DONE = 1. Led 9 sáng.
Sum = 10. Led kết quả 3 và 0 sáng ( 1 0 1 0)

10


Thực hành: Thiết kế Luận lý Số (CE118)

END
11



Tài liệu bạn tìm kiếm đã sẵn sàng tải về

Tải bản đầy đủ ngay

×