Tải bản đầy đủ

Kỹ thuật thiết kế mạch giảm công suất rò trong vi mạch số dùng công nghệ 45NM

BỘ GIÁO DỤC VÀ ĐÀO TẠO
TRƯỜNG ĐẠI HỌC SƯ PHẠM KỸ THUẬT
THÀNH PHỐ HỒ CHÍ MINH

LUẬN VĂN THẠC SĨ
ĐÀO ÁI QUỐC

KỸ THUẬT THIẾT KẾ MẠCH GIẢM CÔNG SUẤT RÒ
TRONG VI MẠCH SỐ DÙNG CÔNG NGHỆ 45NM

NGÀNH:KỸ THUẬT ĐIỆN TỬ-60520203

S K C0 0 4 7 2 6

Tp. Hồ Chí Minh, tháng 9/2015


BỘ GIÁO DỤC VÀ ĐÀO TẠO
TRƯỜNG ĐẠI HỌC SƯ PHẠM KỸ THUẬT
THÀNH PHỐ HỒ CHÍ MINH


LUẬN VĂN THẠC SĨ
ĐÀO ÁI QUỐC

KỸ THUẬT THIẾT KẾ MẠCH GIẢM CÔNG SUẤT RÒ TRONG
VI MẠCH SỐ DÙNG CÔNG NGHỆ 45NM

NGÀNH: KỸ THUẬT ĐIỆN TỬ-60520203
Hướng dẫn khoa học:
TS. VÕ MINH HUÂN

Tp. Hồ Chí Minh, tháng 09/2015


LÝ LỊCH KHOA HỌC
I. LÝ LỊCH SƠ LƢỢC:
Họ & tên: Đào Ái Quốc

Giới tính: Nữ

Ngày, tháng, năm sinh: 23/06/1990

Nơi sinh: Đồng Nai

Quê quán: Bà Rịa Vũng Tàu

Dân tộc: Kinh

Địa chỉ liên lạc: 33/1/3 Đặng Văn Bi, Khu phố 6, Phƣờng Trƣờng Thọ, Quận Thủ Đức,
TP.HCM
E-mail: aiquocvt@gmail.com
II. QUÁ TRÌNH ĐÀO TẠO:
Hệ đào tạo: Đại học chính quy

Thời gian đào tạo từ 08/2008 đến 12/2012

Nơi học (trƣờng, thành phố): Đại Học Sƣ Phạm Kỹ Thuật TP.HCM
Ngành học: Công nghệ điện tử viễn thông
Tên đồ án, luận án hoặc môn thi tốt nghiệp: “XÂY DỰNG HỆ THỐNG AN NINH BẰNG
PHƢƠNG PHÁP NHẬN DẠNG KHUÔN MẶT”
Ngày & nơi bảo vệ đồ án, luận án hoặc thi tốt nghiệp: 08/2012. Đại Học Sƣ Phạm Kỹ Thuật

TP.HCM
Ngƣời hƣớng dẫn: Th.S Nguyễn Ngô Lâm
III. QUÁ TRÌNH CÔNG TÁC CHUYÊN MÔN KỂ TỪ KHI TỐT NGHIỆP ĐẠI HỌC:
Thời gian
12/2012 đến
08/2013

Nơi công tác

Công việc đảm nhiệm

Công Ty TNHH Boeim Tech Việt Nam

i

Kỹ sƣ


LỜI CAM ĐOAN
Tôi cam đoan đây là công trình nghiên cứu của tôi.
Các số liệu, kết quả nêu trong luận văn là trung thực và chƣa từng đƣợc ai
công bố trong bất kỳ công trình nào khác
Tp. Hồ Chí Minh, ngày 18 tháng 09 năm 2015
Học viên
Đào Ái Quốc

ii


LỜI CẢM ƠN
Đề tài luận văn đã hoàn thành đúng thời gian quy định và đạt đƣợc kết quả
nhƣ mong đợi. Để đạt đƣợc kết quả này, tôi xin gửi lời cảm ơn chân thành đến thầy
hƣớng dẫn, thầy Võ Minh Huân. Thầy đã tận tình giúp đỡ tôi trong quá trình nghiên
cứu và hoàn thành đề tài.
Bên cạnh đó, tôi cũng xin gửi lời cảm ơn đến các bạn học viên đã giúp đỡ,
góp ý cho tôi trong quá trình nghiên cứu.
TP HCM, Ngày 18tháng 09 năm 2015
Học viên
Đào Ái Quốc

iii


TÓM TẮT
Kỹ thuật giảm công suất dòng rò trong mạch là một vấn đề quan tâm của đa số
các nghiên cứu hiện nay. Rò rỉ cao trong các mạch CMOS điện áp ngƣỡng thấp ảnh
hƣởng nghiêm trọng đến việc tiêu thụ năng lƣợng.Công nghệ Power Gating đã đƣợc
sử dụng để thiết kế các mạch tiêu thụ năng lƣợng thấp. Kỹ thuật Power Gating là
một kỹ thuật phát triển để giảm dòng rò ở chế độ ngủ bằng cách tắt các PMOS hoặc
NMOS đƣợc cấu hình với điện áp ngƣỡng cao. Trong luận văn này, ngƣời thực hiện
sử dụng kỹ thuật Dual-Switch Power Gating (DSPG)áp dụng trên mạch cộng 32-bit
Carry Look Ahead. Bằng cách sử dụng kỹ thuật DSPG này, mạch cộng 32-bit đã đạt
đƣợc mức tiêu thụ năng lƣợng thấp và vẫn bảo toàn dữ liệu ở chế độ ngủ. Ngƣời
thực hiện đã thiết kế và so sánh kỹ thuật DSPG với các kỹ thuật Power Gating
thông thƣờng (CPG), Power Gating tái sử dụng điện tích (CRPG), sử dụng cộng
nghệ 45 nm.Với kỹ thuật DSPG, mạch cộng 32-bit giảm đƣợc công suất tiêu
thụnăng lƣợng rò rỉ lên 26% trong thời gian ngủ ngắn và 33,63% trong thời gian
ngủ dài so với CRPG, giảm đến 66% trong thời gian ngủ ngắn và 53,77% trong thời
gian ngủ dài so với mạch CPG.Các mạch Benchmark C432, C499, C880 cũng đƣợc
áp dụng để so sánh và phân tích. Kết quả mô phỏng đã cho thấy kỹ thuật DSPG có
hiệu quả trong việc thiết kế mạch ứng dụng công suất thấp.
Từ khóa: Power Gating, công suất thấp, dòng rò, CMOS

iv


ABSTRACT
Circuit techniques reducing leakage power in circuits is a matter of concern of the
majority of the current study. High leakage in low Vth CMOS circuits severely
affects consumption of energy. Power gating technology has been used to design the
low power consumption circuits. Power Gating is a technique developed to reduce
the leakage current when the circuit sleep mode by turning off the PMOS or NMOS
is configured with high threshold voltage. In this thesis, the person usesDual-Switch
Power Gating (DSPG) technique to apply 32-bit Carry Look Ahead (CLA) Adder.
By using this DSPG technique, the 32-bit CLA adder achieve low power
consumption and still preserve data in sleep mode. The person designed and
compared the 32-bit CLA circuit in retention mode of the conventional Power
Gating (CPG), charge recycling Power Gating (CRPG), DSPG in term of the power
consumption using the 45 nm Predictive Technology Model. With DSPG technique,
the 32-bit CLA adder can reduce the standby leakage power consumption up to 26%
in short sleep time and 33,63% in long sleep time compared to CRPG, and up to
66% in short sleep time and 53,77% in long sleep time compared to the CPG.The
Benchmark circuits such as C432, C499, C880 are also applied to analyze and
compare in term of power consumption. The comparison results based on the
Benchmark circuits show that DSPG technique is very effective in low power
applications.
Keywords: Power gating, low power, leakage current, CMOS

v


MỤC LỤC
Trang
LÝ LỊCH KHOA HỌC ............................................................................................... i
LỜI CAM ĐOAN ...................................................................................................... ii
LỜI CẢM ƠN ........................................................................................................... iii
TÓM TẮT ................................................................................................................. iv
ABSTRACT ................................................................................................................v
MỤC LỤC ................................................................................................................. vi
LIỆT KÊ HÌNH ......................................................................................................... ix
LIỆT KÊ BẢNG ....................................................................................................... xi
LIỆT KÊ CÁC TỪ VIẾT TẮT ................................................................................ xii
CHƢƠNG 1 ................................................................................................................1
TỔNG QUAN .............................................................................................................1
1.1Tổng quan về lĩnh vực nghiên cứu .........................................................................1
1.2Các kết quả nghiên cứu trong và ngoài nƣớc .........................................................1
1.3Mục đích của đề tài ................................................................................................2
1.4Nhiệm vụ đề tài và giới hạn của đề tài ...................................................................3
1.4.1Nhiệm vụ của đề tài.............................................................................................3
1.4.2Giới hạn của đề tài ..............................................................................................3
1.5Phƣơng pháp nghiên cứu........................................................................................3
CHƢƠNG 2 ................................................................................................................4
CƠ SỞ LÝ THUYẾT ..................................................................................................4
2.1Transistor MOSFET ...............................................................................................4
2.1.1 Cấu tạo của MOSFET ........................................................................................5
2.1.2 Nguyên lý hoạt động của MOSFET ...................................................................5
2.2 Mạch cộng 32 bit (32 bit Carry Look Ahead Adder_CLA 32 bit) .......................7
2.3 Mạch Benchmark ..................................................................................................8

vi


2.3.1 Benchmark C432 ................................................................................................9
2.3.2 Benchmark C499 ..............................................................................................10
2.3.3 Benchmark C880 ..............................................................................................10
2.4 Công suất tiêu thụ của transistor CMOS .............................................................11
2.4.1 Dòng rò tiếp giáp (IREV) ...................................................................................13
2.4.2 Dòng rò kênh đƣợc gây ra bởi cổng (IGIDL) .....................................................13
2.4.3 Dòng rò đƣờng hầm đến cổng (Gate Direct Tunneling Leakage (IG)) ............14
2.4.4 Dòng rò dƣới ngƣỡng (ISUB) .............................................................................14
2.5 Công nghệ Low Power ........................................................................................14
2.5.1 Khái niệm .........................................................................................................14
2.5.2 Tại sao phải sử dụng Low power .....................................................................14
2.5.3 Các công nghệ Low power ...............................................................................15
2.6 Công nghệ Power-gating .....................................................................................16
2.6.1 Tổng quan .........................................................................................................16
2.6.2 Các thông số .....................................................................................................16
2.7 Công nghệ 45 nm ................................................................................................17
CHƢƠNG 3 ..............................................................................................................19
KỸ THUẬT THIẾT KẾ MẠCH GIẢM CÔNG SUẤT RÒ TRONG VI MẠCH SỐ
DÙNG CÔNG NGHỆ 45 nm....................................................................................19
3.1 Power Gating NMOS đơn ...................................................................................20
3.2 Kỹ thuật CPG với chế độ giữ ..............................................................................21
3.3 Kỹ thuật CRPG với chế độ giữ ...........................................................................22
3.4 Kỹ thuật Dual-Switch Power Gating ..................................................................24
CHƢƠNG 4 ..............................................................................................................26
KẾT QUẢ MÔ PHỎNG ...........................................................................................26
4.1 Kết quả mô phỏng áp dụng trên mạch cộng 32 bit .............................................26
4.2 Kết quả mô phỏng áp dụng trên các mạch Benchmark.......................................44

vii


CHƢƠNG 5 ..............................................................................................................48
KẾT LUẬN VÀ HƢỚNG PHÁT TRIỂN ................................................................48
TÀI LIỆU THAM KHẢO .........................................................................................50
PHỤ LỤC ..................................................................................................................52
Paper 01: Ai-Quoc Dao, Minh-Huan Vo, “A novel charge recycling technique for
saving leakage power in low Vth CMOS circuits”, International Conference on
Green Technology and sustainable development, pp.482-485, Oct.2014.
Paper 02: Minh-Huan Vo, Ai-Quoc Dao,

“Dual Recycled Charge for Saving

Leakage Power in Carry Look-Ahead Adder for Low Power Applications”, the 6th
International Conference on Integrated Circuits, Design and Verification, IEICE,
pp.160-165, Aug.2015.
Paper 03: Minh-Huan Vo, Ai-Quoc Dao, “Dual-switch power gating technique with
small energy loss, short crossover time, and fast wake-up time for fine-grain
leakage controlled VLSIs”, the 2015 International Conference on Advanced
Technologies for Communications, IEEE,pp.264-269, Oct.2015

viii


LIỆT KÊ HÌNH
Trang
Hình 2.1:Cấu tạo của MOSFET có sẵn kênh loại P ...................................................5
Hình 2.2:Sơ đồ nguyên lý của MOSFET ...................................................................6
Hình 2.3:Sơ đồ khối mạch công 32 bit.......................................................................8
Hình 2.4:Sơ đồ khối mạch Benchmark C432 ............................................................9
Hình 2.5:Sơ đồ khối mạch Benchmark C499 ..........................................................10
Hình 2.6:Sơ đồ khối mạch Benchmark C880 ..........................................................10
Hình 2.7:Các thành phần công suất tiêu thụ của transistor ......................................11
Hình 2.8:Xu hƣớng tiêu thụ công suất động và rò của tổng chip theo ITRS ...........12
Hình 2.9:Các thành phần dòng rò trong một transistor NMOS ...............................13
Hình 2.10:Quá trình phát triển của công nghệ Low power ......................................15
Hình 3.1:Sơ đồ khối mô phỏng mạch ......................................................................19
Hình 3.2:Power Gating NMOS đơn

....................................................................21

Hình 3.3:Kỹ thuật Convensional Power Gating .......................................................22
Hình 3.4:Kỹ thuật Charge Recycling Power Gating ................................................23
Hình 3.5:Kỹ thuật Dual-Switch Power Gating ........................................................24
Hình 4.1:So sánh độ trễ của ba mạch sử dụng kỹ thuật CPG, CRPG và DSPG .....28
Hình 4.2:Mạch sử dụng kỹ thuật CPG trên Candence .............................................29
Hình 4.3:Các tín hiện dạng sóng của mạch sử dụng kỹ thuật CPG trên Cadence29
Hình 4.4:Mạch sử dụng kỹ thuật CRPG trên Candence ..........................................31
Hình 4.5:Các tín hiện dạng sóng của mạch sử dụng kỹ thuật CRPG trên Cadence.31
Hình 4.6:Mạch sử dụng kỹ thuật DSPG trên Candence...........................................32
Hình 4.7:Các tín hiện dạng sóng của mạch sử dụng kỹ thuật DSPG trên Cadence. ....
...................................................................................................................................32
Hình 4.8:Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại
270C với công nghệ 45 nm ........................................................................................34

ix


Hình 4.9:Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại
750C với công nghệ 45 nm ........................................................................................35
Hình 4.10:Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại
270C với công nghệ 32 nm ........................................................................................38
Hình 4.11:Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại
750C với công nghệ 32 nm ........................................................................................39
Hình 4.12:Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại
270C với công nghệ 22 nm ........................................................................................40
Hình 4.13:Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại
750C với công nghệ 22 nm ........................................................................................41
Hình 4.14:Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại
270C với công nghệ 16 nm ........................................................................................42
Hình 4.15:Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại
750C với công nghệ 16 nm ........................................................................................43
Hình 4.16:Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại
270C với công nghệ 45 nm áp dụng trên mạch Benchmark C432 ............................45
Hình 4.17:Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG
tại270C với công nghệ 45 nm áp dụng trên mạch Benchmark C499 ........................46
Hình 4.18:Công suất tiêu thụ của mạch sử dụng kỹ thuật CPG, CRPG và DSPG tại
270C với công nghệ 45 nm áp dụng trên mạch Benchmark C880 ............................ 46

x


LIỆT KÊ BẢNG
Trang
Bảng 4.1:

Bảng kết quả so sánh độ trễ của kỹ thuật CPG, CRPG và DSPG khi

thay đổi kích thƣớc cổng công tắc NMOS ................................................................27
Bảng 4.2:

Bảng kết quả công suất tiêu thụ P1, P2 và P3 trong thời gian ngủ ở nhiệt

độ 270C

...............................................................................................................34

Bảng 4.3:

Bảng kết quả công suất tiêu thụ P1, P2 và P3 trong thời gian ngủ ở nhiệt

độ 750C

...............................................................................................................35

Bảng 4.4:

Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với mạch CPG

và CRPG tại 27oC, 45 nm PTM. ...............................................................................36
Bảng 4.5:

Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với mạch CPG

và CRPG tại 75oC, 45 nm PTM. ...............................................................................37
Bảng 4.6:

Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với mạch CPG

và CRPG tại 27oC, 32 nm PTM. ...............................................................................39
Bảng 4.7:

Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với mạch CPG

và CRPG tại 75oC, 32 nm PTM. ...............................................................................40
Bảng 4.8:

Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với CPG và

CRPG tại 27oC, 22 nm PTM. ....................................................................................41
Bảng 4.9:

Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với mạch CPG

và CRPG tại 75oC, 22 nm PTM. ...............................................................................41
Bảng 4.10:

Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với CPG và

CRPG tại 27oC, 16 nm PTM. ....................................................................................43
Bảng 4.11:

Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với CPG và

CRPG tại 75oC, 16 nm PTM. ....................................................................................44
Bảng 4.12:

Bảng so sánh kích thƣớc các mạch sử dụng các kỹ thuật Power

Gating đƣợc mô phỏng ..............................................................................................45
Bảng 4.13:

Bảng so sánh kết quả của mạch sử dụng kỹ thuật DSPG với CPG và

CRPG tại 27oC, 45 nm áp dụng trên các mạch Benchmark ......................................46

xi


LIỆT KÊ CÁC TỪ VIẾT TẮT
ALU

Arithmetic logic unit

CLA

Carry Look Ahead

CMOS

Complementary Metal-Oxide Semiconductor

CPG

Conventional Power Gating

CRPG

Charge recycling Power Gating

CPU

Central Processing Unit

DSP

Digital Signal Processing

DSPG

Dual-Switch Power Gating

MOS

Metal-Oxide Semiconductor

MOSFET

Metal-Oxide Semiconductor Field-Effect Transistor

IC

Integrated Circuit

ITRS

International Technology Roadmap for Semiconductors

GIDL

Gate Induced Drain Leakage

PG

Power Gating

PTM

Predictive Technology Model

VGND

Virtual Power/ Virtual Ground

VRC

Virtual Power/Ground rails Clamp

xii


Chƣơng 1: Tổng quan

CHƢƠNG 1

TỔNG QUAN
1.1 Tổng quan về lĩnh vực nghiên cứu
Công suất tiêu thụ là một trong ba yếu tố quyết định đến hiệu quả của thiết kế vi
mạch bên cạnh hai yếu tố khác là chi phí và tốc độ chip. Các công nghệ trên
micrometer, nhà nghiên cứu không quan tâm tới công suất rò tiêu thụ vì nó đóng
góp một lƣợng rất nhỏ tới tổng công suất tiêu thụ. Tuy nhiên, khi kích thƣớc các
transistor nhỏ lại vì mật độ transistor tăng lên, làm nó trở thành một yếu tố đáng kể
ảnh hƣởng tới tổng công suất tiêu thụ của vi mạch.
Khi kích thƣớc các transistor giảm nhiều hơn, dòng rò trở nên nghiêm trọng
hơn. Dòng rò ảnh hƣởng trực tiếp tới tổng công suất tiêu thụ của vi mạch. Đặc biệt,
dòng rò trở nên nghiêm trọng trong các thiết bị di động và thiết bị cầm tay, ở đó
thời gian sống của pin đƣợc xác định bằng tổng số dòng rò trong suốt thời gian
OFF. Power Gating là một kỹ thuật đƣợc phát triển để giảm dòng rò khi mạch ở chế
độ Sleep bằng cách tắt các PMOS hoặc NMOS đƣợc cấu hình với điện áp ngƣỡng
cao.
Rò rỉ cao trong vi mạch số ảnh hƣởng nghiêm trọng đến mạch CMOS, làm tiêu
tốn rất nhiều năng lƣợng. Dòng rò đã trở thành một trong những yếu tố quan trọng
nhất của thiết kế Low Power.
1.2 Các kết quả nghiên cứu trong và ngoài nƣớc
Các kỹ thuật Power Gating đã đƣợc nghiên cứu và xuất bản từ nhiều năm qua
trên thế giới [1-5]. Ehsan Pakbaznia,Farzan Fallah và Massoud Pedram [3] sử dụng
khái niệm Charge recycling trong mạch MTCMOS, tiết kiệm năng lƣợng chuyển
đổi chế độ với công nghệ 90 nm. Suhwan Kim1, Stephen V. Kosonocky, Daniel R.
Knebel, và Kevin Stawiasz[6] đã giới thiệu phƣơng án mạch kẹp điện áp nguồn ảo

1


Chƣơng 1: Tổng quan

hoặc mạch kẹp điện áp đất ảo (VRC) nhằmgiới hạn dòng điện bằng cách nuôi GND
trong trạng thái tín hiệu ngủ. Họ đã cắt giảm đƣợc dòng rò của bộ đệm ngủ và tái
điện tích của nút tín hiệu ngủ. Giữa các phƣơng pháp đã xuất bản, các kỹ thuật
Power Gating đã xuất bản có thể chia làm ba loại khác nhau. Đầu tiên là CPG [1],
dùng NMOS để điều khiển điện áp Virtual VSS. Kỹ thuật thứ hai là CRPG [3,4], ở
đó Virtual VDD và Virtual VSS chia sẻ điện tích tại thời điểm Wake-up và Sleepin, vì vậy năng lƣợng chuyển mạch giảm rất nhiều. Phƣơng pháp đề xuất, DSPG là
một kỹ thuật thứ ba, sử dụng cả PMOS và NMOS để điều khiển cả điện áp Virtual
VDD và Virtual VSS.
Hiện tại các đề tài trong nƣớc chƣa nghiên cứu chuyên sâu về lĩnh vực vi mạch.
Đặc biệt, công suất tiêu thụ ít đƣợc nghiên cứu trong các trƣờng đại học và trong
các trung tâm nghiên cứu vi mạch. Giảm công suất dòng rò trong vi mạnh đang
ngày càng trở nên nghiêm trọng đóng góp vào tổng công suất trong vi mạch. Ở đó
khi công kích thƣớc transistor giảm xuống công nghệ sub-micro, năng lƣợng tiêu
thụ cho vi mạch khi không hoạt động có đóng góp một phần có thể so sánh đƣợc
với thành phần công suất động.
1.3 Mục đích của đề tài
Bằng việc đề xuất các kỹ thuật triệt tiêu dòng rò mới, ngƣời thực hiện thiết kế
các mạch tiêu thụ công suất thấp dùng kỹ thuật CRPG và DSPG để hạn chế dòng rò
này. Các kỹ thuật đề xuất, đƣợc mô phỏng trên phần mềm thiết kế vi mạch Cadence
để so sánh với các kỹ thuật đƣợc xuất bản trƣớc đó. Từ đó, kỹ thuật DSPG có thể
trở thành một phƣơng pháp nổi bật trong việc giúp giảm điện năng tiêu thụ của
mạch trong thời gian ngủ (Sleep), giúp tiết kiệm năng lƣợng và chi phí cho ngƣời sử
dụng.

2


Chƣơng 1: Tổng quan

1.4 Nhiệm vụ đề tài và giới hạn của đề tài
1.4.1 Nhiệm vụ của đề tài
-

Cài đặt và nghiên cứu sử dụng bộ phần mềm thiết kế vi mạch Cadence trên
nền Redhat.

-

Tìm hiểu nguyên nhân dòng rò sinh ra trong vi mạch

-

Tìm hiểu các kỹ thuật Power Gating đã xuất bản trƣớc đó

-

Tìm hiểu công nghệ sub-micrometer và ảnh hƣởng tới dòng rò

-

Mô phỏng mạch sử dụng kỹ thuật giảm dòng rò mới DSPG

-

Đƣa ra sự đánh giá so sánh giữa các kỹ thuật giảm dòng rò đã xuất bản và kỹ
thuật mới

1.4.2 Giới hạn của đề tài
Đề tài tập trung vào thiết kế và mô phỏng các kỹ thuật giảm công suất rò trên
mạch cộng 32 bit sử dụng phần mềm Cadence, không thể thi công thực tế vì chi phí
quá lớn.
1.5 Phƣơng pháp nghiên cứu
- Nghiên cứu tài liệu về CMOS, phần mềm mô phỏng và thiết kế mạch
Cadence.
- Phân tích các phƣơng pháp sử dụng kỹ thuật Power Gating.
- Thiết kế mạch cộng 32 bit. Thiết kế kỹ thuật Power Gating bao gồm CPG,
CRCP, DSPG áp dụng cho mạch cộng 32 bit nhằm triệt tiêu dòng rò, tiết kiệm
công suất tiêu thụ trong thời gian ngủ
- So sánh các kết quả thu đƣợc từ việc mô phỏng các mạch sử dụng kỹ thuật
Power Gating,từ đó đề xuất kỹ thuật tối ƣu trong vấn đề giảm công suất rò.

3


Chƣơng 2: Cơ sở lý thuyết

CHƢƠNG 2

CƠ SỞ LÝ THUYẾT
Trong đề tài này, ngƣời thực hiện đã thiết kế mạch giảm công suất rò áp dụng
trên mạch cộng 32 bit. Trong chƣơng cơ sở lý thuyết, ngƣời thực hiện trình bày các
kiến thức cơ bản liên quan đến transistor MOSFET, mạch cộng 32 bit, công suất rò
và các công nghệ giảm công suất rò nhằm làm cơ sở thiết kế theo yêu cầu đề tài đặt
ra.
2.1 Transistor MOSFET
Công nghệ MOS (Metal Oxide Semiconductor-kim loại oxit bán dẫn) có tên gọi
xuất xứ từ cấu trúc MOS cơ bản của một điện cực nằm trên lớp oxit cách nhiệt, dƣới
lớp oxit là đế bán dẫn. Transitor trong công nghệ MOS là transistor hiệu ứng
trƣờng, gọi là MOSFET (Metal oxide silicon field effect transistor).
Ƣu điểm chính của MOSFET là dễ chế tạo, phí tổn thấp, cỡ nhỏ, tiêu hao rất ít
điện năng. Thiết bị MOS chiếm ít diện tích trên chip hơn so với BJT. Thông
thƣờng, mỗi MOSFET chỉ cần 1mm2 diện tích chip, trong khi đó BJT đòi hỏi
khoảng 50mm2. IC MOS đƣợc dùng nhiều trong vi mạch tích hợp, đặc biệt thích
hợp cho các IC phức tạp nhƣ chíp vi xử lý, chíp nhớ.
Mạch số dùng trong MOSFET đƣợc chia thành ba nhóm:
-

PMOS dùng MOSFET kênh P.

-

NMOS dùng MOSFET kênh N

-

CMOS (MOS bù) dùng cả hai thiết bị kênh P và kênh N.

Các IC số PMOS và NMOS có mật độ đóng gói lớn hơn (nhiều transistor trong
một chip hơn) do đó kinh tế hơn CMOS. NMOS có mật độ đóng gói gần gấp đôi
PMOS. Ngoài ra NMOS cũng nhanh gần gấp hai lần PMOS, do hạt tải dòng trong
NMOS là các điện tử tự do còn hạt tải dòng trong PMOS là các lỗ trống (điện tích

4


Chƣơng 2: Cơ sở lý thuyết

dƣơng chuyển động chậm hơn). CMOS có mật độ đóng gói thấp nhất trong họ MOS
nhƣng CMOS có tốc độ cao hơn và công suất tiêu thụ thấp hơn so với PMOS và
NMOS. IC NMOS và CMOS đƣợc sử dụng rộng rãi trong lĩnh vực kỹ thuật số.
Transistor MOSFET đƣợc chia làm hai loại là transistor MOSFET có kênh sẵn
và transistor MOSFET kênh cảm ứng. Trong mỗi loại MOSFET này lại có hai loại
là kênh dẫn loại P và kênh loại N.
2.1.1 Cấu tạocủa MOSFET
S

G

D

Kim loại

P

P

SiO 2
Si(N)
Tiếp xúc P-N
Đế Kênh P

Hình 2.1:

Cấu tạo của MOSFET có sẵn kênh loại P

Trong hình 2.1, G (Gate) gọi là cực cổng, S (Source) gọi là cực nguồn, D
(Drain) gọi là cực máng. Trong đó, G là cực điều khiển đƣợc cách ly hoàn toàn với
cấu trúc bán dẫn còn lại bởi lớp điện môi mỏng nhƣng có độ cách điện cực lớn
dioxit-silic (SiO2). Cực máng là cực đón các hạt mang điện. MOSFET kênh P có hai
miếng bán dẫn loại P đặt trên nền bán dẫn loại N. Ngƣợc lại, MOSFET kênh N có
hai miếng bán dẫn loại N đặt trên nền bán dẫn loại P.
2.1.2 Nguyên lý hoạt động của MOSFET
Hình 2.2 mô tả sơ đồ nguyên lý hoạt động của MOSFET. Hình 2.2a là sơ đồ
nguyên lý hoạt động của MOSFET kênh P, hình 2.2b là sơ đồ nguyên lý hoạt động
của MOSFET kênh N. Nguyên lý hoạt động của hai loại transistor kênh P và kênh

5


Chƣơng 2: Cơ sở lý thuyết

N giống nhau chỉ có cực tính của nguồn điện cung cấp cho các chân cực là trái dấu.
nhau.
UGS +

S

G

UGS +
-

D

P

P

S

G

N

Si(N)

D

N

Si(P)
- +
UDS

+ UDS

(a) (b)
Hình 2.2:

Sơ đồ nguyên lý của MOSFET

MOSFET kênh P; (b) MOSFET kênh N
Khi transistor hoạt động, thông thƣờng cực nguồn S đƣợc nối với đế và nối đất
nên US bằng 0. Các điện áp đặt vào các chân cực cổng G và cực máng D là so với
chân cực S. Nguyên tắc cung cấp nguồn điện cho các chân cực sao cho hạt dẫn đa
số chạy từ cực nguồn S về cực máng D để tạo nên dòng điện ID trong mạch cực
máng. Điện áp đặt trên cực cổng có chiều sao cho MOSFET làm việc ở chế độ giàu
hạt dẫn hoặc ở chế độ nghèo hạt dẫn.
-

Nếu UGS< 0, nhiều lỗ trống đƣợc hút về kênh làm nồng độ hạt dẫn điện trong
kênh tăng lên, độ dẫn điện của kênh tăng và dòng điện chạy trong kênh ID
tăng lên. Chế độ làm việc này gọi là chế độ giàu hạt dẫn.

-

Nếu UGS> 0, các lỗ trống bị đẩy ra xa kênh, làm mật độ hạt dẫn điện trong
kênh giảm xuống, độ dẫn điện của kênh giảm và dòng điện chạy qua kênh ID
giảm xuống. Chế độ này gọi là chế độ nghèo hạt dẫn.

6


Chƣơng 2: Cơ sở lý thuyết

2.2 Mạch cộng 32 bit (32 bit Carry Look Ahead Adder_CLA 32 bit)
Mạch cộng (CLA) là mạch đơn giản nhất trong vi mạch số. CLA có tốc độ và
hiệu suất caothƣờng đƣợc sử dụng trong các mạch kỹ thuật số. Trong các bộ xử lý
CPU bao gồm cộng, trừ, nhân, chia và so sánh, sử dụng các đơn vị bộ cộng nhƣ là
một thành phần cơ bản. Hầu hết các bộ xử lý DSP và các hệ thống nhúng sử dụng
các bộ cộng trong cơ cấu ALU để thiết kế đƣờng dẫn dữ liệu trong chip IC. Trung
bình, có 60% hoạt động diễn ra trong tác vụ sử dụng các bộ cộng [8]. Trong đề tài
này, ngƣời thực hiện đã áp dụng phƣơng pháp tái sử dụng điện tích Power Gating
trên mạch cộng 32 bit (CLA 32 bit), từ đó hƣớng đến xây dựng mạch cộng 32 bit sử
dùng kỹ thuật Dual-Power Gating để tiết kiệm đƣợc công suất tiêu thụ hơn. Mạch
cộng 32 bit đang đƣợc sử dụng rộng rãi trong các lõi IP khác nhau nhƣ CPU, bộ
nhân, DSP…Mạch CLA 32 bit có độ trễ giảm đáng kể, cải thiện tốc độ bằng cách
giảm số lƣợng thời gian cần thiết để xác định các bit carry. Trong luận văn này,
mạch cộng 32 bit mà ngƣời thực hiện dùng để áp dụng các kỹ thuật Power Gating
có diện tích bằng 832 µ. Trong đó bao gồm 224 cổng Nand, 160 cổng Not, 32 cổng
And và 32 cổng Or.
Hình 2.3 là sơ đồ khối của mạch cộng 32 bit đƣợc sử dụng trong đề tài bao gồm
bốn giai đoạn. Hai tín hiệu A<0:31> và B<0:31> cùng với tín hiệu carry-in là những
tín hiệu ngõ vào của mạch CLA32 bit. Giá trị cờ nhớ của vị trí bit thứ i đƣợc phân
biệt thành hai phần:
+ Giá trị nhớ đƣợc tạo ra do phép cộng cặp bit thứ i, Ai + Bi.
+ Giá trị nhớ đƣợc tạo ra từ cặp bit trƣớc đó đƣợc đƣa đến vị trí thứ i.
Ta có:
Gi = AiBi

(2.1)

Pi = Ai + Bi

(2.2)

Ci+1 = Gi + PiCi

(2.3)

7


S

K

L

0

0

2

1

5

4



Tài liệu bạn tìm kiếm đã sẵn sàng tải về

Tải bản đầy đủ ngay

×